JPH0595115A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH0595115A JPH0595115A JP27891391A JP27891391A JPH0595115A JP H0595115 A JPH0595115 A JP H0595115A JP 27891391 A JP27891391 A JP 27891391A JP 27891391 A JP27891391 A JP 27891391A JP H0595115 A JPH0595115 A JP H0595115A
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- Japan
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- polycrystalline silicon
- electrode
- impurity concentration
- mos transistor
- silicon electrode
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Abstract
(57)【要約】
【目的】 汎用のイオン注入装置を用いて電気的特性に
優れた微細化ＭＯＳトランジスタを製造する。 【構成】 ドレイン領域とチャネル領域との間に段状の
不純物濃度勾配を持つＭＯＳトランジスタを製造する
際、ゲート電極としての第１の多結晶シリコン電極６を
形成した後、これをマスクとして低注入量で不純物をイ
オン注入する。そして第１の多結晶シリコン電極６の側
面を露出させた状態で多結晶シリコン膜１０を堆積し、
次いでこの多結晶シリコン膜１０の異方性エッチングに
より、第１の多結晶シリコン電極６の側面で直接連接さ
せた第２の多結晶シリコン電極１１を残存的に形成す
る。その後、第１と第２の多結晶シリコン電極６，１１
をマスクとして高注入量で不純物を再びイオン注入す
る。これら２回のイオン注入によって、第２の多結晶シ
リコン電極１１の直下に低不純物濃度のソース及びドレ
イン領域７，８を形成する
優れた微細化ＭＯＳトランジスタを製造する。 【構成】 ドレイン領域とチャネル領域との間に段状の
不純物濃度勾配を持つＭＯＳトランジスタを製造する
際、ゲート電極としての第１の多結晶シリコン電極６を
形成した後、これをマスクとして低注入量で不純物をイ
オン注入する。そして第１の多結晶シリコン電極６の側
面を露出させた状態で多結晶シリコン膜１０を堆積し、
次いでこの多結晶シリコン膜１０の異方性エッチングに
より、第１の多結晶シリコン電極６の側面で直接連接さ
せた第２の多結晶シリコン電極１１を残存的に形成す
る。その後、第１と第２の多結晶シリコン電極６，１１
をマスクとして高注入量で不純物を再びイオン注入す
る。これら２回のイオン注入によって、第２の多結晶シ
リコン電極１１の直下に低不純物濃度のソース及びドレ
イン領域７，８を形成する
Description
【０００１】
【産業上の利用分野】本発明は、不純物濃度に勾配を持
たせたドレイン領域を有する微細化ＭＯＳトランジスタ
の製造方法に関するものである。
たせたドレイン領域を有する微細化ＭＯＳトランジスタ
の製造方法に関するものである。
【０００２】
【従来の技術】図２に、本発明が対象とする微細化ＭＯ
Ｓトランジスタの構造例として、ｎチャネルＭＯＳトラ
ンジスタの断面構造を示す。また、図３の(a)〜(d)に従
来技術による該ｎチャネルＭＯＳトランジスタの製造工
程を示す。ここでは、初めに図２に示すｎチャネルＭＯ
Ｓトランジスタの構造的な特徴を述べ、図３を用いて従
来の製造方法を概説する。
Ｓトランジスタの構造例として、ｎチャネルＭＯＳトラ
ンジスタの断面構造を示す。また、図３の(a)〜(d)に従
来技術による該ｎチャネルＭＯＳトランジスタの製造工
程を示す。ここでは、初めに図２に示すｎチャネルＭＯ
Ｓトランジスタの構造的な特徴を述べ、図３を用いて従
来の製造方法を概説する。
【０００３】図２は、ＳＯＩ（Silicon on Insulator）
基板上に製造したｎチャネルＭＯＳトランジスタをソー
ス電極とドレイン電極が向かい合う方向に壁開したとき
に現れる断面構造を示す。ここで、１は単結晶シリコン
基板、２はこのシリコン基板１上の埋め込みシリコン酸
化膜、４はゲート用シリコン酸化膜、６はゲート用の多
結晶シリコン電極である。７と１２はそれぞれ低及び高
不純物濃度のソース領域、９はチャネル領域、８と１３
はそれぞれ低及び高不純物濃度のドレイン領域、１４は
パッシベーション膜、１５と１６はそれぞれソース電極
とドレイン電極である。
基板上に製造したｎチャネルＭＯＳトランジスタをソー
ス電極とドレイン電極が向かい合う方向に壁開したとき
に現れる断面構造を示す。ここで、１は単結晶シリコン
基板、２はこのシリコン基板１上の埋め込みシリコン酸
化膜、４はゲート用シリコン酸化膜、６はゲート用の多
結晶シリコン電極である。７と１２はそれぞれ低及び高
不純物濃度のソース領域、９はチャネル領域、８と１３
はそれぞれ低及び高不純物濃度のドレイン領域、１４は
パッシベーション膜、１５と１６はそれぞれソース電極
とドレイン電極である。
【０００４】図２に示すｎチャネルＭＯＳトランジスタ
において、構造的特徴は低不純物濃度のソース領域７と
ドレイン領域８が共にゲート用の多結晶シリコン電極６
の直下に埋め込まれていることにある。このような構造
であるために、ドレイン接合近傍での電界強度を大幅に
低減でき、その結果、ソース・ドレイン間耐圧の増大と
ホットキャリア耐性の向上を図れる。更にオン状態で
は、ソース領域７とドレイン領域８との上面に蓄積層が
誘起されることになり、これらの領域でのシリーズ抵抗
は相当小さくなる。従って、ドレイン電流の大幅な低下
と言った問題もない。このような特長から、図２に示す
ｎチャネルＭＯＳトランジスタは将来の微細化ＭＯＳ素
子の候補として注目されている。
において、構造的特徴は低不純物濃度のソース領域７と
ドレイン領域８が共にゲート用の多結晶シリコン電極６
の直下に埋め込まれていることにある。このような構造
であるために、ドレイン接合近傍での電界強度を大幅に
低減でき、その結果、ソース・ドレイン間耐圧の増大と
ホットキャリア耐性の向上を図れる。更にオン状態で
は、ソース領域７とドレイン領域８との上面に蓄積層が
誘起されることになり、これらの領域でのシリーズ抵抗
は相当小さくなる。従って、ドレイン電流の大幅な低下
と言った問題もない。このような特長から、図２に示す
ｎチャネルＭＯＳトランジスタは将来の微細化ＭＯＳ素
子の候補として注目されている。
【０００５】なお、電気的特性の詳細については、公知
文献（Tehnical Digest of International Electron De
vices Meeting [Y.Yamaguti et al., "Structure Desig
n for Submicron MOSFET on Ultra Thin SOI," Technic
al Digest of InternationalElectron Devices Meetin
g, pp.591-594, 1990.]、または1991 Symposium on VLS
I Technology [M. Shimizu et al., "Scalability and
Operating Voltage ofGate/N- Overlap LDD in Sub-hal
f-micron Regime," Digest of 1991 Symposium on VLSI
Technology. pp.47-48, 1991.]）に開示されている。
文献（Tehnical Digest of International Electron De
vices Meeting [Y.Yamaguti et al., "Structure Desig
n for Submicron MOSFET on Ultra Thin SOI," Technic
al Digest of InternationalElectron Devices Meetin
g, pp.591-594, 1990.]、または1991 Symposium on VLS
I Technology [M. Shimizu et al., "Scalability and
Operating Voltage ofGate/N- Overlap LDD in Sub-hal
f-micron Regime," Digest of 1991 Symposium on VLSI
Technology. pp.47-48, 1991.]）に開示されている。
【０００６】次に図３の(a)〜(d)を用いて、従来技術に
よるｎチャネルＭＯＳトランジスタの製造方法を説明す
る。まず図３(a)に示すように、ｐ形単結晶シリコン基
板１と厚さ100nm前後の埋め込みシリコン酸化膜２と厚
さ100nm 前後のｐ形単結晶シリコン層とが順次に積層さ
れた構造のＳＯＩ基板を出発基板として、該単結晶シリ
コン層を島状に加工し、単結晶シリコン島３を形成す
る。
よるｎチャネルＭＯＳトランジスタの製造方法を説明す
る。まず図３(a)に示すように、ｐ形単結晶シリコン基
板１と厚さ100nm前後の埋め込みシリコン酸化膜２と厚
さ100nm 前後のｐ形単結晶シリコン層とが順次に積層さ
れた構造のＳＯＩ基板を出発基板として、該単結晶シリ
コン層を島状に加工し、単結晶シリコン島３を形成す
る。
【０００７】その後、単結晶シリコン島３の表面を熱酸
化して例えば15nm厚のゲートシリコン酸化膜４を形成
し、続いて減圧ＣＶＤ法で多結晶シリコン膜を300nm 前
後の厚さに堆積する。その後、パターン化したレジスト
１７をマスクとして該多結晶シリコン膜を例えばＥＣＲ
（Electron Cyclotron Resonance）エッチング法で加工
し、ゲート電極としての多結晶シリコン電極６を形成す
る。
化して例えば15nm厚のゲートシリコン酸化膜４を形成
し、続いて減圧ＣＶＤ法で多結晶シリコン膜を300nm 前
後の厚さに堆積する。その後、パターン化したレジスト
１７をマスクとして該多結晶シリコン膜を例えばＥＣＲ
（Electron Cyclotron Resonance）エッチング法で加工
し、ゲート電極としての多結晶シリコン電極６を形成す
る。
【０００８】次に図３(b) に示すように、多結晶シリコ
ン電極６をマスクとして砒素またはリンのイオン注入を
行い、低不純物濃度のソース領域７とドレイン領域８を
形成する。このとき、斜めのイオン注入が可能である特
殊なイオン注入装置を用いてイオンビームの入射角を±
４５度前後に設定し、ソース領域７とドレイン領域８の
両先端が多結晶シリコン電極６の直下に埋め込まれた構
造とする。但し同図中符号２２は斜めイオン注入による
イオンビームを表している。なお、ソース領域７とドレ
イン領域８に挟まれたｐ形シリコン領域がチャネル領域
９となる。
ン電極６をマスクとして砒素またはリンのイオン注入を
行い、低不純物濃度のソース領域７とドレイン領域８を
形成する。このとき、斜めのイオン注入が可能である特
殊なイオン注入装置を用いてイオンビームの入射角を±
４５度前後に設定し、ソース領域７とドレイン領域８の
両先端が多結晶シリコン電極６の直下に埋め込まれた構
造とする。但し同図中符号２２は斜めイオン注入による
イオンビームを表している。なお、ソース領域７とドレ
イン領域８に挟まれたｐ形シリコン領域がチャネル領域
９となる。
【０００９】次に図３(c) に示すように、多結晶シリコ
ン電極６をマスクとして再び砒素またはリンのイオン注
入を行い、高不純物濃度のソース領域１２とドレイン領
域１３を形成する。但し、このときにはイオンビーム２
１の入射角が７度前後であるため、汎用のイオン注入装
置が使用できる。
ン電極６をマスクとして再び砒素またはリンのイオン注
入を行い、高不純物濃度のソース領域１２とドレイン領
域１３を形成する。但し、このときにはイオンビーム２
１の入射角が７度前後であるため、汎用のイオン注入装
置が使用できる。
【００１０】次に図３(d)に示すように、厚さ300nm前後
のパッシベーション膜１４を堆積し、さらに電極コンタ
クトを窓開して、最後にソース電極１５とドレイン電極
１６を施して従来の製造方法に基づくｎチャネルＭＯＳ
トランジスタが完成する。
のパッシベーション膜１４を堆積し、さらに電極コンタ
クトを窓開して、最後にソース電極１５とドレイン電極
１６を施して従来の製造方法に基づくｎチャネルＭＯＳ
トランジスタが完成する。
【００１１】
【発明が解決しようとする課題】ところで、上記の製造
方法で最も重要な工程は低不純物濃度のソース領域７と
ドレイン領域８を形成する工程（図３(b) ）であり、斜
めイオン注入が可能となる特殊なイオン注入装置を使用
している。このイオン注入装置は単結晶シリコン基板を
保持するウェハーホルダーに特長があり、イオン注入時
にビームの入射角を常に一定に保つため、このウェハー
ホルダーは複雑な回転運動をする。このような特殊なイ
オン注入装置を使用することから、上述した従来の製造
方法は汎用性に欠けるという問題点があった。
方法で最も重要な工程は低不純物濃度のソース領域７と
ドレイン領域８を形成する工程（図３(b) ）であり、斜
めイオン注入が可能となる特殊なイオン注入装置を使用
している。このイオン注入装置は単結晶シリコン基板を
保持するウェハーホルダーに特長があり、イオン注入時
にビームの入射角を常に一定に保つため、このウェハー
ホルダーは複雑な回転運動をする。このような特殊なイ
オン注入装置を使用することから、上述した従来の製造
方法は汎用性に欠けるという問題点があった。
【００１２】本発明は以上の点に鑑み、上記のような課
題を解決するためになされたもので、その目的は、汎用
のイオン注入装置を用いて電気的特性に優れた微細化Ｍ
ＯＳトランジスタを製造することにある。
題を解決するためになされたもので、その目的は、汎用
のイオン注入装置を用いて電気的特性に優れた微細化Ｍ
ＯＳトランジスタを製造することにある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め本発明は、少なくともドレインの領域とチャネル領域
との間に段状の不純物濃度勾配を持たせた構造のＭＯＳ
トランジスタを製造する工程において、ゲート電極とし
ての第１の多結晶シリコン電極を形成した後、これをマ
スクとして比較的低注入量で不純物をイオン注入する。
そして第１の多結晶シリコン電極の側面を露出させた状
態で多結晶シリコン膜を堆積し、続いてこの多結晶シリ
コン膜の異方性エッチングにより、第１の多結晶シリコ
ン電極の側面で直接連接させた第２の多結晶シリコン電
極を残存的に形成する。その後、第１と第２の多結晶シ
リコン電極をマスクとして比較的高注入量で不純物を再
びイオン注入することにより、これら２回のイオン注入
によって、第２の多結晶シリコン電極の直下に低不純物
濃度のドレイン領域を形成するものである。
め本発明は、少なくともドレインの領域とチャネル領域
との間に段状の不純物濃度勾配を持たせた構造のＭＯＳ
トランジスタを製造する工程において、ゲート電極とし
ての第１の多結晶シリコン電極を形成した後、これをマ
スクとして比較的低注入量で不純物をイオン注入する。
そして第１の多結晶シリコン電極の側面を露出させた状
態で多結晶シリコン膜を堆積し、続いてこの多結晶シリ
コン膜の異方性エッチングにより、第１の多結晶シリコ
ン電極の側面で直接連接させた第２の多結晶シリコン電
極を残存的に形成する。その後、第１と第２の多結晶シ
リコン電極をマスクとして比較的高注入量で不純物を再
びイオン注入することにより、これら２回のイオン注入
によって、第２の多結晶シリコン電極の直下に低不純物
濃度のドレイン領域を形成するものである。
【００１４】
【作用】したがって本発明によれば、自己整合法を製造
プロセスに導入することによって、特殊な製造装置を用
いることなく、微細化ＭＯＳトランジスタを実現するこ
とができる。
プロセスに導入することによって、特殊な製造装置を用
いることなく、微細化ＭＯＳトランジスタを実現するこ
とができる。
【００１５】
【実施例】以下、本発明による微細化ＭＯＳトランジス
タの製造方法の実施例を図１(a)〜(e) に示す図面に基
づいて詳述する。説明では、便宜上ｎチャネルＭＯＳト
ランジスタを想定して述べるが、ｐチャネルＭＯＳトラ
ンジスタでも不純物のタイプが異なるだけで本質的には
同じであり、これも当然本発明に含まれる。
タの製造方法の実施例を図１(a)〜(e) に示す図面に基
づいて詳述する。説明では、便宜上ｎチャネルＭＯＳト
ランジスタを想定して述べるが、ｐチャネルＭＯＳトラ
ンジスタでも不純物のタイプが異なるだけで本質的には
同じであり、これも当然本発明に含まれる。
【００１６】図１(a)に示すように、ｐ形単結晶シリコ
ン基板１と厚さ100nm前後の埋め込みシリコン酸化膜２
と厚さ100nm 前後のｐ形単結晶シリコン層とが順次に積
層された構造のＳＯＩ基板を出発基板として、まずこの
単結晶シリコン層を島状に加工し、単結晶シリコン島３
を形成する。その後、単結晶シリコン島３の表面を熱酸
化して例えば15nm厚のゲート用シリコン酸化膜４を形成
し、続いて減圧ＣＶＤ法で多結晶シリコン膜を300nm 前
後の厚さに堆積する。この多結晶シリコン膜上に更に減
圧ＣＶＤ法で厚さ100nm 前後のシリコン窒化膜５を堆積
した後、パターン化したレジストをマスクとしてシリコ
ン窒化膜５を異方性エッチング法で加工する。
ン基板１と厚さ100nm前後の埋め込みシリコン酸化膜２
と厚さ100nm 前後のｐ形単結晶シリコン層とが順次に積
層された構造のＳＯＩ基板を出発基板として、まずこの
単結晶シリコン層を島状に加工し、単結晶シリコン島３
を形成する。その後、単結晶シリコン島３の表面を熱酸
化して例えば15nm厚のゲート用シリコン酸化膜４を形成
し、続いて減圧ＣＶＤ法で多結晶シリコン膜を300nm 前
後の厚さに堆積する。この多結晶シリコン膜上に更に減
圧ＣＶＤ法で厚さ100nm 前後のシリコン窒化膜５を堆積
した後、パターン化したレジストをマスクとしてシリコ
ン窒化膜５を異方性エッチング法で加工する。
【００１７】更にこのシリコン窒化膜５をマスクとして
前記多結晶シリコン膜をＥＣＲエッチング法で加工し、
ゲート電極としての多結晶シリコン電極６を形成する。
なおＥＣＲエッチングの際、使用するガスとしてＯ2と
Ｃｌ2との混合ガスを用いれば、多結晶シリコンのエッ
チングレートをシリコン酸化膜のそれよりも100 倍程度
大きくできる。このために、多結晶シリコン電極６の加
工後にその周囲に露出したゲートシリコン酸化膜４の膜
厚は、ＥＣＲエッチングで殆ど減少しない。
前記多結晶シリコン膜をＥＣＲエッチング法で加工し、
ゲート電極としての多結晶シリコン電極６を形成する。
なおＥＣＲエッチングの際、使用するガスとしてＯ2と
Ｃｌ2との混合ガスを用いれば、多結晶シリコンのエッ
チングレートをシリコン酸化膜のそれよりも100 倍程度
大きくできる。このために、多結晶シリコン電極６の加
工後にその周囲に露出したゲートシリコン酸化膜４の膜
厚は、ＥＣＲエッチングで殆ど減少しない。
【００１８】次に図１(b) に示すように、多結晶シリコ
ン電極６をマスクとして砒素またはリンのイオン注入を
行い、低不純物濃度のソース領域７とドレイン領域８を
形成する。この際、イオンビーム２１の入射角は０度前
後でよく、従来技術におけるような特殊なイオン注入装
置は必要としない。なお、多結晶シリコン電極６の直下
に位置するｐ形シリコン領域がチャネル領域９となる。
ン電極６をマスクとして砒素またはリンのイオン注入を
行い、低不純物濃度のソース領域７とドレイン領域８を
形成する。この際、イオンビーム２１の入射角は０度前
後でよく、従来技術におけるような特殊なイオン注入装
置は必要としない。なお、多結晶シリコン電極６の直下
に位置するｐ形シリコン領域がチャネル領域９となる。
【００１９】次に図１(c) に示すように、多結晶シリコ
ン電極６の側面が露出した状態で多結晶シリコン膜１０
を例えば300nm の厚さに堆積する。この多結晶シリコン
膜１０は多結晶シリコン電極６の側面で直接連接され、
導通状態になっている。
ン電極６の側面が露出した状態で多結晶シリコン膜１０
を例えば300nm の厚さに堆積する。この多結晶シリコン
膜１０は多結晶シリコン電極６の側面で直接連接され、
導通状態になっている。
【００２０】次に図１(d) に示すように、多結晶シリコ
ン膜１０を再びＥＣＲエッチング法で除去し、多結晶シ
リコン電極６の両側面に直接連接した第２の多結晶シリ
コン電極１１を残存的に形成する。続いてシリコン窒化
膜５を熱リン酸水溶液で除去し、更に多結晶シリコン電
極６と１１をマスクとして再び砒素またはリンのイオン
注入を行い、高不純物濃度のソース領域１２とドレイン
領域１３を形成する。このために低不純物濃度のソース
領域７とドレイン領域８の幅は、上記工程（同図(c) ）
で堆積した多結晶シリコン膜１０の膜厚によって制御性
よく決定されることになる。
ン膜１０を再びＥＣＲエッチング法で除去し、多結晶シ
リコン電極６の両側面に直接連接した第２の多結晶シリ
コン電極１１を残存的に形成する。続いてシリコン窒化
膜５を熱リン酸水溶液で除去し、更に多結晶シリコン電
極６と１１をマスクとして再び砒素またはリンのイオン
注入を行い、高不純物濃度のソース領域１２とドレイン
領域１３を形成する。このために低不純物濃度のソース
領域７とドレイン領域８の幅は、上記工程（同図(c) ）
で堆積した多結晶シリコン膜１０の膜厚によって制御性
よく決定されることになる。
【００２１】次に図１(e)に示すように、厚さ300nm前後
のパッシベーション膜１４を堆積し、更に電極コンタク
トを窓開し、最後にソース電極１５とドレイン電極１６
を形成して本発明の製造方法に基づくｎチャネルＭＯＳ
トランジスタが完成する。
のパッシベーション膜１４を堆積し、更に電極コンタク
トを窓開し、最後にソース電極１５とドレイン電極１６
を形成して本発明の製造方法に基づくｎチャネルＭＯＳ
トランジスタが完成する。
【００２２】このように本実施例の方法によると、通常
のイオン注入による自己整合法を製造プロセス導入する
ことにより、特殊な製造装置を用いることなく微細化Ｍ
ＯＳトランジスタが得られる。また、低不純物濃度のソ
ース領域７とドレイン領域８がゲート用の多結晶シリコ
ン電極６つまり第２多結晶シリコン電極１１の直下に埋
め込まれているので、上述した従来の素子構造と同様
に、ドレイン接合近傍での電界強度を大幅に低減できる
とともに、それらソース領域７，ドレイン領域８間での
シリーズ抵抗を相当小さくできるなどの利点を有する。
のイオン注入による自己整合法を製造プロセス導入する
ことにより、特殊な製造装置を用いることなく微細化Ｍ
ＯＳトランジスタが得られる。また、低不純物濃度のソ
ース領域７とドレイン領域８がゲート用の多結晶シリコ
ン電極６つまり第２多結晶シリコン電極１１の直下に埋
め込まれているので、上述した従来の素子構造と同様
に、ドレイン接合近傍での電界強度を大幅に低減できる
とともに、それらソース領域７，ドレイン領域８間での
シリーズ抵抗を相当小さくできるなどの利点を有する。
【００２３】なお、上述した実施例では第２の多結晶シ
リコン電極１１の直下に低不純物濃度のソース及びドレ
イン領域７，８を形成する場合について述べたが、本発
明はこれに限らず、低不純物濃度のドレイン領域のみを
形成しても、上記実施例と同様の効果が得られる。また
本発明は、埋め込みＳＯＩ基板以外にバルク構造のＭＯ
Ｓトランジスタにも同様に適用可能である。
リコン電極１１の直下に低不純物濃度のソース及びドレ
イン領域７，８を形成する場合について述べたが、本発
明はこれに限らず、低不純物濃度のドレイン領域のみを
形成しても、上記実施例と同様の効果が得られる。また
本発明は、埋め込みＳＯＩ基板以外にバルク構造のＭＯ
Ｓトランジスタにも同様に適用可能である。
【００２４】
【発明の効果】以上説明したように、本発明によるＭＯ
Ｓトランジスタの製造方法では以下のような優れた効果
がある。 (1)現在のＬＳＩ製造プロセスで多用されている製造装
置を使用するため、製造方法に汎用性がある。 (2)電気的特性を左右する低不純物濃度のソース領域，
ドレイン領域を自己整合法で形成するため、電気的特性
の分散つまりバラツキが極めて小さい微細化ＭＯＳトラ
ンジスタを製造することができる。
Ｓトランジスタの製造方法では以下のような優れた効果
がある。 (1)現在のＬＳＩ製造プロセスで多用されている製造装
置を使用するため、製造方法に汎用性がある。 (2)電気的特性を左右する低不純物濃度のソース領域，
ドレイン領域を自己整合法で形成するため、電気的特性
の分散つまりバラツキが極めて小さい微細化ＭＯＳトラ
ンジスタを製造することができる。
【図１】本発明に係わるＭＯＳトランジスタの製造方法
の一実施例を示す工程断面図である。
の一実施例を示す工程断面図である。
【図２】本発明が対象とするｎチャネルＭＯＳトランジ
スタの構造断面図である。
スタの構造断面図である。
【図３】従来技術での製造工程を示すｎチャネルＭＯＳ
トランジスタの工程断面図である。
トランジスタの工程断面図である。
１ 単結晶シリコン基板 ２ 埋め込みシリコン酸化膜 ３ 単結晶シリコン島 ４ ゲート用シリコン酸化膜 ５ シリコン窒化膜 ６ 多結晶シリコン電極 ７ 低不純物濃度のソース領域 ８ 低不純物濃度のドレイン領域 ９ チャネル領域 １０ 多結晶シリコン層 １１ 多結晶シリコン電極 １２ 高不純物濃度のソース領域 １３ 高不純物濃度のドレイン領域 １４ パッシベーション膜 １５ ソース電極 １６ ドレイン電極
Claims (1)
- 【請求項１】 少なくともドレインの領域とチャネル領
域との間に段状の不純物濃度勾配を持たせた構造のＭＯ
Ｓトランジスタを製造する工程において、 ゲート電極としての第１の多結晶シリコン電極を形成し
た後、これをマスクとして比較的低注入量で不純物をイ
オン注入し、 その後、該第１の多結晶シリコン電極の側面を露出させ
た状態で多結晶シリコン膜を堆積し、 その後、該多結晶シリコン膜の異方性エッチングによ
り、第１の多結晶シリコン電極の側面で直接連接された
第２の多結晶シリコン電極を残存的に形成し、 しかる後、第１と第２の多結晶シリコン電極をマスクと
して比較的高注入量で不純物を再びイオン注入し、 これら２回のイオン注入によって、第２の多結晶シリコ
ン電極の直下に低不純物濃度のドレイン領域を形成する
ことを特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27891391A JPH0595115A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
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| JP27891391A JPH0595115A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓトランジスタの製造方法 |
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| Publication Number | Publication Date |
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| JPH0595115A true JPH0595115A (ja) | 1993-04-16 |
Family
ID=17603839
Family Applications (1)
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|---|---|---|---|
| JP27891391A Pending JPH0595115A (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
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| JP (1) | JPH0595115A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-10-01 JP JP27891391A patent/JPH0595115A/ja active Pending
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