JP2677987B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密化・高速化・高信頼性を備えた半導体集
積回路装置の製造方法に関するものである。 従来の技術 従来のMOS形トランジスタの製造方法では、ドレイン
耐圧等に対する高信頼性を得るために、ゲート電極形成
後、前記ゲート電極をマスクとして低濃度の不純物イオ
ン注入を行ない第１のソース及びドレイン領域を形成
し、その後絶縁物により前記ゲート電極の側面にサイド
ウォールを形成し、前記ゲート電極及びサイドウォール
をマスクとして高濃度イオン注入を行なうことにより、
第２のソース及びドレイン領域を形成し、LDD（Lightly
Doped Drain）構造を有するMOS形トランジスタを形成
していた〔例えばPaulJ.Tsaug etal,“Fabrication ot
High Performance LDDFET with Oxido Sidewall Spacev
Technology"アィイ−イ−トランザクション オン エ
レクトロンディバイシス（IEEE TRANSACTIONS ON ELECT
RON DEVICES）,Vol.ED−29,No.4,April 1982〕。 以下にそのプロセス工程の一例としてｎ−MOSLDDFET
の形成法を第３図を用いて説明する。 まず、Ｐ形半導体基板１に素子分離工程による絶縁膜
６形成及びゲート絶縁膜２の形成を行なった後、ポリシ
リコン膜３及び第１のCDV−SiO2膜７を形成する（第３
図（ａ））。次に前記CDV−SiO2膜７上にレジストでゲ
ート電極のパターン出しを行なった後、異方性エッチン
グにより前記CDV−SiO2膜７をエッチングする。その
後、前記CDV−SiO2膜７をマスクとしてポリシリコン膜
３を異方性エッチングしてゲート電極を形成する（第３
図（ｂ））。 次にLDD（Lightlh Doped Drain）領域（ｎ−層）4s,4
dを形成するため、前記ゲート電極をマスクとして低濃
度イオン注入（ここではリン）を行なう（第３図
（ｃ））。 この後、第２のCDV−SiO2膜８を形成し（第３図
（ｄ））、前記第２のCDV−SiO2膜８を異方性エッチン
グし、平坦部に形成された第２のCDV−SiO2膜８を除去
し、ゲート電極の周辺部にCDV−SiO2膜によるサイドウ
ォームを形成する（第３図（ｅ））。次に本来のソース
及びドレイン領域（n+層）5s,5dを形成するために、前
記サイドウォールを有するゲート電極をマスクとして高
濃度イオン注入（ここではヒ素）を行なう（第３図
（ｆ））。この際、前記CDV−SiO2膜によるサイドウォ
ール８が半導体基板表面へのイオンの注入を阻み、ソー
ス及びドレイン領域（n+層）5s,5dとチャネルの間に前
記LDD領域（n-層）4s,4dが残される。最後に熱処理を行
ない第３図（ｇ）に示すｎ−ch LDD構造MOS形トランジ
スタが形成される。 以上のように従来のMOS形トランジスタにおいては、L
DD領域を有する構造にすることにより、n-層がドレイン
電界を緩和する役割を果たし、ドレイン耐圧等に対する
高信頼性が得られる。 発明が解決しようとする問題点 しかしながら上記のような製造方法では、サイドウォ
ールを形成するための工程が増えることにより、プロセ
スが複雑となるばかりでなく、サイドウォールの幅を制
御することが難かしいという問題点を有していた。 さらに、ソース及びドレイン領域を形成する工程で
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体表面の垂直方向に対して一定の傾斜
角（一般に７゜前後）をもってイオン注入を行なってい
た。このため、ゲート電極に対してドレイン（またはソ
ース）側からイオン注入を行なうと、反対側のソース
（またはドレイン）領域のゲート電極に隣接する部分が
陰となって不純物が注入されず、トランジスタ構造が非
対称形状となりソースまたはドレインの向きによりトラ
ンジスタ特性に非対称性が生じてしまうという問題点を
有していた。 本発明はかかる点に鑑み、サイドウォールを形成する
ことなくLDD領域を形成し、またトランジスタ構造を対
称形状となるように形成できる半導体集積回路装置の製
造方法を提供することを目的とする。 問題点を解決するための手段 本発明は、まず第１に、半導体基板表面のMOSトラン
ジスタ領域となる部分に形成されたゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して、チャネル幅方向には垂直で前記半導体基板表面の
垂直方向に対しては傾けた注入角度を有する第１のイオ
ン注入を前記ゲート電極の両方向から前記半導体基板表
面に均等に行ない、第１のソースおよびドレイン領域を
形成する工程と、前記第１のソースおよびドレイン領域
の形成と同様の方法で、前記第１のイオン注入よりも前
記半導体基板表面の垂直方向に対する傾斜角度が浅いイ
オン注入角度を有し、かつ異なる不純物濃度を有する第
２のイオン注入により第２ソースおよびドレイン領域を
形成する工程を含む構成となっている。また、第２に、
半導体基板表面のゲート絶縁膜上に互いに直交するパタ
ーンである第１及び第２のゲート電極を形成する工程
と、前記第１のゲート電極をマスクとして、前記第１の
ゲート電極のチャネル幅方向には垂直で前記半導体基板
表面の垂直方向に対しては傾けた注入角度を有する第１
のイオン注入を前記第１のゲート電極の両方向から前記
半導体基板表面に均等に行ない、第１のソースおよびド
レイン領域を形成する工程と、前記第２のゲート電極を
マスクとして、前記第２のゲート電極のチャネル幅方向
には垂直で前記半導体基板表面の垂直方向に対しては傾
けた注入角度を有する第２のイオン注入を前記第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第２のソースおよびドレイン領域を形成する工程
と、前記第１及び第２のゲート電極をマスクとして、前
記第１及び第２のゲート電極のチャネル幅方向には垂直
で前記半導体基板表面の垂直方向に対しては傾けた注入
角度を有する第３のイオン注入を前記第１及び第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第３のソースおよびドレイン領域を形成する工程と
を有する半導体集積回路の製造方法であって、前記第３
のイオン注入が前記第１および第２のイオン注入よりも
前記半導体基板表面の垂直方向に対する傾斜角度が浅い
イオン注入角度を有し、かつ異なる不純物濃度を有する
ことを特徴とする構成となっている。 作用 本発明は前記した製造方法により、サイドウォールを
形成するための工程を必要としないため、プロセス工程
が簡略化できるだけでなく、サイドウォールの幅を必要
としないためゲート電極のチャネル長方向の長さはポリ
シリコンの幅だけで決定できる。 また、従来の半導体装置のソース及びドレイン領域に
斜め方向から均等にイオン注入が行なわれるため、ソー
ス及びドレイン領域の不純物分布がゲート電極に対して
対称形状に形成でき、トランジスタ特性もソースまたは
ドレインの向きによらず対称性を有する半導体装置を製
造することができ、半導体集積回路の高密度化，高速
化，高信頼性化が可能である。 実 施 例 第１図は本発明の第１の実施例における半導体集積回
路装置のプロセス工程を示すもので、ｎ−chLDD MOS FE
Tに関するものである。 まず半導体基板表面（ここではｐ形Si）１にゲート絶
縁膜２を形成した後、ポリシリコン膜３の形成を行なっ
た後、異方性エッチングによりゲート電極を形成する
（第１図（ａ））。 次に前記ゲート電極をマスクとしてイオン注入を行な
い第１のソース領域4s及びドレイン領域4d（ここでは不
純物としてリンを打込みn-層を形成する）を形成する
（第１図（ｂ），（ｃ））。ここで不純物がゲート絶縁
膜２下へ大きく入り込むように、イオン注入角度を、半
導体基板表面に対して垂直な方向を、イオン注入方向に
対して20゜傾けて打込む。まず、チャネル幅方向には垂
直で、チャネル長方向にはソース方向に入り込むように
傾けて半導体基板表面に打込み（第１図（ｂ）の実線の
矢印Ａ）、次にもう一方のドレイン方向に入り込むよう
に傾けて打込み（第１図（ｂ）破線の矢印Ｂ）、所望の
不純物イオン注入量を達成する（第１図（ｃ））。 次に前記第１のソース領域4s及びドレイン領域4dの形
成工程と同様の方法にして、第２のソース領域5s及びド
レイン領域5d（ここでは不純物としてヒ素を打込みn+層
を形成する）を形成する（第１図（ｄ），（ｅ））。こ
こで不純物のゲート絶縁膜２下へ入り込む量を少なく
し、かつ注入時のチャネリング効果を防止するために、
イオン注入角度を、半導体表面に対して垂直な方向を、
イオン注入方向に対して７゜傾けて、ソース及びドレイ
ン方向の両側から均等に入り込むように打込む。 以上のように本実施例によれば、LDD構造ソース及び
ドレイン領域を、サイドウォール形成工程なしに形成す
ることができ、さらに前記LDD構造ソース及びドレイン
領域を、ゲート電極に対して対称形状に形成することに
より、トランジスタ特性もソースまたはドレインの向き
によらず、対称性を得ることができる。 第２図は本発明の第２の実施例における半導体集積回
路装置のプロセス工程の一部を示すもので、イオン注入
工程に関するものである。基本的なプロセス工程は第１
の実施例と同様で、イオン注入工程に関してのみ異な
る。第１の実施例では、ゲート電極をマスクとして、チ
ャネル幅方向には垂直でチャネル長方向にはソース及び
ドレインに入り込むように角度θｘだけ傾けて、両方向
から半導体基板表面に均等にイオン注入を行なっていた
（第２図（ａ））。本実施例では、さらにチャネル長方
向には垂直で、チャネル幅方向には両側から前記と同じ
角度θｘで傾けて半導体基板表面に均等にイオン注入を
加えるもので（第２図（ｂ））合計４回の均等な斜め注
入により所望の不純物分布を得るものである。 実際の集積回路では、ゲート電極が直交する方向にト
ランジスターのパターンが形成されているが、本実施例
によれば、ウエハ内の全てのトランジスターにおいて同
一のトランジスタ特性を得ることができる。 発明の効果 以上説明したように、本発明によればサイドウォール
形成工程なしにLDD構造MOS形トランジスタを形成でき、
かつ、ゲート電極に対してソース及びドレイン領域を対
称形状に形成することができ、トランジスタ特性もソー
ス及びドレインの向きによらず対称性を得ることがで
き、その実用的効果は大きい。
積回路装置の製造方法に関するものである。 従来の技術 従来のMOS形トランジスタの製造方法では、ドレイン
耐圧等に対する高信頼性を得るために、ゲート電極形成
後、前記ゲート電極をマスクとして低濃度の不純物イオ
ン注入を行ない第１のソース及びドレイン領域を形成
し、その後絶縁物により前記ゲート電極の側面にサイド
ウォールを形成し、前記ゲート電極及びサイドウォール
をマスクとして高濃度イオン注入を行なうことにより、
第２のソース及びドレイン領域を形成し、LDD（Lightly
Doped Drain）構造を有するMOS形トランジスタを形成
していた〔例えばPaulJ.Tsaug etal,“Fabrication ot
High Performance LDDFET with Oxido Sidewall Spacev
Technology"アィイ−イ−トランザクション オン エ
レクトロンディバイシス（IEEE TRANSACTIONS ON ELECT
RON DEVICES）,Vol.ED−29,No.4,April 1982〕。 以下にそのプロセス工程の一例としてｎ−MOSLDDFET
の形成法を第３図を用いて説明する。 まず、Ｐ形半導体基板１に素子分離工程による絶縁膜
６形成及びゲート絶縁膜２の形成を行なった後、ポリシ
リコン膜３及び第１のCDV−SiO2膜７を形成する（第３
図（ａ））。次に前記CDV−SiO2膜７上にレジストでゲ
ート電極のパターン出しを行なった後、異方性エッチン
グにより前記CDV−SiO2膜７をエッチングする。その
後、前記CDV−SiO2膜７をマスクとしてポリシリコン膜
３を異方性エッチングしてゲート電極を形成する（第３
図（ｂ））。 次にLDD（Lightlh Doped Drain）領域（ｎ−層）4s,4
dを形成するため、前記ゲート電極をマスクとして低濃
度イオン注入（ここではリン）を行なう（第３図
（ｃ））。 この後、第２のCDV−SiO2膜８を形成し（第３図
（ｄ））、前記第２のCDV−SiO2膜８を異方性エッチン
グし、平坦部に形成された第２のCDV−SiO2膜８を除去
し、ゲート電極の周辺部にCDV−SiO2膜によるサイドウ
ォームを形成する（第３図（ｅ））。次に本来のソース
及びドレイン領域（n+層）5s,5dを形成するために、前
記サイドウォールを有するゲート電極をマスクとして高
濃度イオン注入（ここではヒ素）を行なう（第３図
（ｆ））。この際、前記CDV−SiO2膜によるサイドウォ
ール８が半導体基板表面へのイオンの注入を阻み、ソー
ス及びドレイン領域（n+層）5s,5dとチャネルの間に前
記LDD領域（n-層）4s,4dが残される。最後に熱処理を行
ない第３図（ｇ）に示すｎ−ch LDD構造MOS形トランジ
スタが形成される。 以上のように従来のMOS形トランジスタにおいては、L
DD領域を有する構造にすることにより、n-層がドレイン
電界を緩和する役割を果たし、ドレイン耐圧等に対する
高信頼性が得られる。 発明が解決しようとする問題点 しかしながら上記のような製造方法では、サイドウォ
ールを形成するための工程が増えることにより、プロセ
スが複雑となるばかりでなく、サイドウォールの幅を制
御することが難かしいという問題点を有していた。 さらに、ソース及びドレイン領域を形成する工程で
は、イオン注入時における不純物のチャネリング効果を
避けるために半導体表面の垂直方向に対して一定の傾斜
角（一般に７゜前後）をもってイオン注入を行なってい
た。このため、ゲート電極に対してドレイン（またはソ
ース）側からイオン注入を行なうと、反対側のソース
（またはドレイン）領域のゲート電極に隣接する部分が
陰となって不純物が注入されず、トランジスタ構造が非
対称形状となりソースまたはドレインの向きによりトラ
ンジスタ特性に非対称性が生じてしまうという問題点を
有していた。 本発明はかかる点に鑑み、サイドウォールを形成する
ことなくLDD領域を形成し、またトランジスタ構造を対
称形状となるように形成できる半導体集積回路装置の製
造方法を提供することを目的とする。 問題点を解決するための手段 本発明は、まず第１に、半導体基板表面のMOSトラン
ジスタ領域となる部分に形成されたゲート絶縁膜上にゲ
ート電極を形成する工程と、前記ゲート電極をマスクと
して、チャネル幅方向には垂直で前記半導体基板表面の
垂直方向に対しては傾けた注入角度を有する第１のイオ
ン注入を前記ゲート電極の両方向から前記半導体基板表
面に均等に行ない、第１のソースおよびドレイン領域を
形成する工程と、前記第１のソースおよびドレイン領域
の形成と同様の方法で、前記第１のイオン注入よりも前
記半導体基板表面の垂直方向に対する傾斜角度が浅いイ
オン注入角度を有し、かつ異なる不純物濃度を有する第
２のイオン注入により第２ソースおよびドレイン領域を
形成する工程を含む構成となっている。また、第２に、
半導体基板表面のゲート絶縁膜上に互いに直交するパタ
ーンである第１及び第２のゲート電極を形成する工程
と、前記第１のゲート電極をマスクとして、前記第１の
ゲート電極のチャネル幅方向には垂直で前記半導体基板
表面の垂直方向に対しては傾けた注入角度を有する第１
のイオン注入を前記第１のゲート電極の両方向から前記
半導体基板表面に均等に行ない、第１のソースおよびド
レイン領域を形成する工程と、前記第２のゲート電極を
マスクとして、前記第２のゲート電極のチャネル幅方向
には垂直で前記半導体基板表面の垂直方向に対しては傾
けた注入角度を有する第２のイオン注入を前記第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第２のソースおよびドレイン領域を形成する工程
と、前記第１及び第２のゲート電極をマスクとして、前
記第１及び第２のゲート電極のチャネル幅方向には垂直
で前記半導体基板表面の垂直方向に対しては傾けた注入
角度を有する第３のイオン注入を前記第１及び第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第３のソースおよびドレイン領域を形成する工程と
を有する半導体集積回路の製造方法であって、前記第３
のイオン注入が前記第１および第２のイオン注入よりも
前記半導体基板表面の垂直方向に対する傾斜角度が浅い
イオン注入角度を有し、かつ異なる不純物濃度を有する
ことを特徴とする構成となっている。 作用 本発明は前記した製造方法により、サイドウォールを
形成するための工程を必要としないため、プロセス工程
が簡略化できるだけでなく、サイドウォールの幅を必要
としないためゲート電極のチャネル長方向の長さはポリ
シリコンの幅だけで決定できる。 また、従来の半導体装置のソース及びドレイン領域に
斜め方向から均等にイオン注入が行なわれるため、ソー
ス及びドレイン領域の不純物分布がゲート電極に対して
対称形状に形成でき、トランジスタ特性もソースまたは
ドレインの向きによらず対称性を有する半導体装置を製
造することができ、半導体集積回路の高密度化，高速
化，高信頼性化が可能である。 実 施 例 第１図は本発明の第１の実施例における半導体集積回
路装置のプロセス工程を示すもので、ｎ−chLDD MOS FE
Tに関するものである。 まず半導体基板表面（ここではｐ形Si）１にゲート絶
縁膜２を形成した後、ポリシリコン膜３の形成を行なっ
た後、異方性エッチングによりゲート電極を形成する
（第１図（ａ））。 次に前記ゲート電極をマスクとしてイオン注入を行な
い第１のソース領域4s及びドレイン領域4d（ここでは不
純物としてリンを打込みn-層を形成する）を形成する
（第１図（ｂ），（ｃ））。ここで不純物がゲート絶縁
膜２下へ大きく入り込むように、イオン注入角度を、半
導体基板表面に対して垂直な方向を、イオン注入方向に
対して20゜傾けて打込む。まず、チャネル幅方向には垂
直で、チャネル長方向にはソース方向に入り込むように
傾けて半導体基板表面に打込み（第１図（ｂ）の実線の
矢印Ａ）、次にもう一方のドレイン方向に入り込むよう
に傾けて打込み（第１図（ｂ）破線の矢印Ｂ）、所望の
不純物イオン注入量を達成する（第１図（ｃ））。 次に前記第１のソース領域4s及びドレイン領域4dの形
成工程と同様の方法にして、第２のソース領域5s及びド
レイン領域5d（ここでは不純物としてヒ素を打込みn+層
を形成する）を形成する（第１図（ｄ），（ｅ））。こ
こで不純物のゲート絶縁膜２下へ入り込む量を少なく
し、かつ注入時のチャネリング効果を防止するために、
イオン注入角度を、半導体表面に対して垂直な方向を、
イオン注入方向に対して７゜傾けて、ソース及びドレイ
ン方向の両側から均等に入り込むように打込む。 以上のように本実施例によれば、LDD構造ソース及び
ドレイン領域を、サイドウォール形成工程なしに形成す
ることができ、さらに前記LDD構造ソース及びドレイン
領域を、ゲート電極に対して対称形状に形成することに
より、トランジスタ特性もソースまたはドレインの向き
によらず、対称性を得ることができる。 第２図は本発明の第２の実施例における半導体集積回
路装置のプロセス工程の一部を示すもので、イオン注入
工程に関するものである。基本的なプロセス工程は第１
の実施例と同様で、イオン注入工程に関してのみ異な
る。第１の実施例では、ゲート電極をマスクとして、チ
ャネル幅方向には垂直でチャネル長方向にはソース及び
ドレインに入り込むように角度θｘだけ傾けて、両方向
から半導体基板表面に均等にイオン注入を行なっていた
（第２図（ａ））。本実施例では、さらにチャネル長方
向には垂直で、チャネル幅方向には両側から前記と同じ
角度θｘで傾けて半導体基板表面に均等にイオン注入を
加えるもので（第２図（ｂ））合計４回の均等な斜め注
入により所望の不純物分布を得るものである。 実際の集積回路では、ゲート電極が直交する方向にト
ランジスターのパターンが形成されているが、本実施例
によれば、ウエハ内の全てのトランジスターにおいて同
一のトランジスタ特性を得ることができる。 発明の効果 以上説明したように、本発明によればサイドウォール
形成工程なしにLDD構造MOS形トランジスタを形成でき、
かつ、ゲート電極に対してソース及びドレイン領域を対
称形状に形成することができ、トランジスタ特性もソー
ス及びドレインの向きによらず対称性を得ることがで
き、その実用的効果は大きい。
【図面の簡単な説明】
第１図は本発明の第１の実施例における半導体集積回路
装置の製造方法を説明するための工程断面図、第２図は
同第２の実施例における半導体集積回路装置の製造工程
の一部であるイオン注入工程を説明するための工程断面
図、第３図は従来の半導体集積回路装置の製造方法を説
明するための工程断面図である。 １……ｐ形Si基板、２……ゲート絶縁膜、３……ポリシ
リコン、4s……LDDソース領域、4d……LDDドレイン領
域、5s……ソース領域、5d……ドレイン領域、６……素
子分離領域、７……第1CVD−SiO2膜、８……第2CVD−Si
O2膜、９……絶縁膜。
装置の製造方法を説明するための工程断面図、第２図は
同第２の実施例における半導体集積回路装置の製造工程
の一部であるイオン注入工程を説明するための工程断面
図、第３図は従来の半導体集積回路装置の製造方法を説
明するための工程断面図である。 １……ｐ形Si基板、２……ゲート絶縁膜、３……ポリシ
リコン、4s……LDDソース領域、4d……LDDドレイン領
域、5s……ソース領域、5d……ドレイン領域、６……素
子分離領域、７……第1CVD−SiO2膜、８……第2CVD−Si
O2膜、９……絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−198763（ＪＰ，Ａ)
特開 昭54−158177（ＪＰ，Ａ)
特開 昭62−30378（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．半導体基板表面のゲート絶縁膜上に互いに直交する
パターンである第１及び第２のゲート電極を形成する工
程と、前記第１のゲート電極をマスクとして、前記第１
のゲート電極のチャネル幅方向には垂直で前記半導体基
板表面の垂直方向に対しては傾けた注入角度を有する第
１のイオン注入を前記第１のゲート電極の両方向から前
記半導体基板表面に均等に行ない、第１のソースおよび
ドレイン領域を形成する工程と、前記第２のゲート電極
をマスクとして、前記第２のゲート電極のチャネル幅方
向には垂直で前記半導体基板表面の垂直方向に対しては
傾けた注入角度を有する第２のイオン注入を前記第２の
ゲート電極の両方向から前記半導体基板表面に均等に行
ない、第２のソースおよびドレイン領域を形成する工程
と、前記第１及び第２のゲート電極をマスクとして、前
記第１及び第２のゲート電極のチャネル幅方向には垂直
で前記半導体基板表面の垂直方向に対しては傾けた注入
角度を有する第３のイオン注入を前記第１及び第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第３のソースおよびドレイン領域を形成する工程と
を有する半導体集積回路の製造方法であって、前記第３
のイオン注入が前記第１および第２のイオン注入よりも
前記半導体基板表面の垂直方向に対する傾斜角度が浅い
イオン注入角度を有し、かつ異なる不純物濃度を有する
ことを特徴とする半導体集積回路の製造方法。 ２．半導体基板表面のゲート絶縁膜上に互いに直交する
パターンである第１及び第２のゲート電極を形成する工
程と、前記第１のゲート電極をマスクとして、前記第１
のゲート電極のチャネル幅方向には垂直で前記半導体基
板表面の垂直方向に対しては傾けた注入角度を有する第
１のイオン注入を前記第１のゲート電極の両方向から前
記半導体基板表面に均等に行ない、第１のソースおよび
ドレイン領域を形成する工程と、前記第２のゲート電極
をマスクとして、前記第２のゲート電極のチャネル幅方
向には垂直で前記半導体基板表面の垂直方向に対しては
傾けた注入角度を有する第２のイオン注入を前記第２の
ゲート電極の両方向から前記半導体基板表面に均等に行
ない、第２のソースおよびドレイン領域を形成する工程
と、前記第１のゲート電極をマスクとして、前記第１の
ゲート電極のチャネル幅方向には垂直で前記半導体基板
表面の垂直方向に対しては傾けた注入角度を有する第３
のイオン注入を前記第１のゲート電極の両方向から前記
半導体基板表面に均等に行ない、第３のソースおよびド
レイン領域を形成する工程と、前記第２のゲート電極を
マスクとして、前記第２のゲート電極のチャネル幅方向
には垂直で前記半導体基板表面の垂直方向に対しては傾
けた注入角度を有する第４のイオン注入を前記第２のゲ
ート電極の両方向から前記半導体基板表面に均等に行な
い、第４のソースおよびドレイン領域を形成する工程と
を有する半導体集積回路の製造方法であって、前記第３
および第４のイオン注入が前記第１および第２のイオン
注入よりも各々前記半導体基板表面の垂直方向に対する
傾斜角度が浅いイオン注入角度を有し、かつ異なる不純
物濃度を有することを特徴とする半導体集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242468A JP2677987B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242468A JP2677987B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6395669A JPS6395669A (ja) | 1988-04-26 |
| JP2677987B2 true JP2677987B2 (ja) | 1997-11-17 |
Family
ID=17089529
Family Applications (1)
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| JP61242468A Expired - Lifetime JP2677987B2 (ja) | 1986-10-13 | 1986-10-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
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| JP (1) | JP2677987B2 (ja) |
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Family Cites Families (1)
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-
1986
- 1986-10-13 JP JP61242468A patent/JP2677987B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6395669A (ja) | 1988-04-26 |
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