JPS59198763A - Ｍｏｓ形電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｏｓ形電界効果トランジスタおよびその製造方法Info
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- JPS59198763A JPS59198763A JP58072842A JP7284283A JPS59198763A JP S59198763 A JPS59198763 A JP S59198763A JP 58072842 A JP58072842 A JP 58072842A JP 7284283 A JP7284283 A JP 7284283A JP S59198763 A JPS59198763 A JP S59198763A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路を構成するＮチャネルＭＯ８
形電界効果トランジスタおよびその製造方法に関するも
のである。
形電界効果トランジスタおよびその製造方法に関するも
のである。
近年半導体集積回路の分野では、ＶＬＳＩ指向に伴って
それを構成するＮチャネルＭＯ８形１１）弁効果トラン
ジスタ（ＭＯＳ ＦＥＴ）のショート−チャネル化が進
むにつれ、そのしきい値電圧ｖｔｈがますます小さくな
り、外部条件や製造プロセス条件のわずかな変化によっ
てもｖｔｈの絶対値が大きく変動する傾向が生じている
。さらに、ショート・チャネル化はンースφドレイン間
の電界強度を高めることから、その電界によって加速さ
れた電流担体が高いエネルギーをもってゲート絶縁膜に
注入・捕獲されるようになり、ますますｖｔｈの変動を
生じやすくしている。ＮチャネルＭＯ８ＦＥＴでは電流
担体は電子であシ、この現象は、ドレイン接合表面の電
界によシミ子がドレイン領域接合近傍のゲート絶縁膜中
に注入・捕獲され、その結果ｖｔｈの変動が起こる”ホ
ット・エレクトロンによるｖｔｈの不安定性”として知
られている（Ｓ。
それを構成するＮチャネルＭＯ８形１１）弁効果トラン
ジスタ（ＭＯＳ ＦＥＴ）のショート−チャネル化が進
むにつれ、そのしきい値電圧ｖｔｈがますます小さくな
り、外部条件や製造プロセス条件のわずかな変化によっ
てもｖｔｈの絶対値が大きく変動する傾向が生じている
。さらに、ショート・チャネル化はンースφドレイン間
の電界強度を高めることから、その電界によって加速さ
れた電流担体が高いエネルギーをもってゲート絶縁膜に
注入・捕獲されるようになり、ますますｖｔｈの変動を
生じやすくしている。ＮチャネルＭＯ８ＦＥＴでは電流
担体は電子であシ、この現象は、ドレイン接合表面の電
界によシミ子がドレイン領域接合近傍のゲート絶縁膜中
に注入・捕獲され、その結果ｖｔｈの変動が起こる”ホ
ット・エレクトロンによるｖｔｈの不安定性”として知
られている（Ｓ。
Ａ、Ａｂｂａｓ ｅｔ ａｌ、”Ｈｏｔ−ｃａｒｒ
ｉｅｒ １ｎｓｔａｂｉｌｉｔｙｉｎ ＩＧ ＦＥＴ
’Ｓ ” 、 Ａｐｐｌ 、 Ｐｈｙｓ、１Ｉ７ｅｔｔ
、、２７．．１４７１９７５；Ｐ、Ｅ、Ｃｏｔｔｒｅｌ
ｌ ｅｔ ａｌ 、”Ｈｏｔ−ｅｌｅｃｔｒ！；！
ｒ＋ｅｍｉｓｓｉｏｎ ｉｎ Ｎ−ｃｈａｎｎｅｌ Ｉ
ＧＦＥＴ’Ｓ” ＩＥ８Ｔｒａｎｓ、ＥＤ−２４，５
２０，１９７９）。
ｉｅｒ １ｎｓｔａｂｉｌｉｔｙｉｎ ＩＧ ＦＥＴ
’Ｓ ” 、 Ａｐｐｌ 、 Ｐｈｙｓ、１Ｉ７ｅｔｔ
、、２７．．１４７１９７５；Ｐ、Ｅ、Ｃｏｔｔｒｅｌ
ｌ ｅｔ ａｌ 、”Ｈｏｔ−ｅｌｅｃｔｒ！；！
ｒ＋ｅｍｉｓｓｉｏｎ ｉｎ Ｎ−ｃｈａｎｎｅｌ Ｉ
ＧＦＥＴ’Ｓ” ＩＥ８Ｔｒａｎｓ、ＥＤ−２４，５
２０，１９７９）。
このようなホット・エレクトロン効果を減少する方策と
して、従来次の２つのアプローチがなされている。その
１つは、不純物分布をモディファイして接合表面の電界
強度を下げようとする試みであシ、他の１つはドレイン
領域上のパッシベーション膜を改良してホット・エレク
トロンの注入があってもｖｔｈの変動に対する影響を軽
減しようというものである。前者については、第１図（
ａ）のようにドレイン領域りを通常のＮ＋槽構造らＮ＋
Ｎ−の２重拡散構造としたものや同図（１））のように
ゲート層Ｇの側のドレイン領域ＤＫＮ一層を設けたもの
があり、いずれも空乏層が基板を構成するＰ層とＮ一層
の両側に延びるために全体として空乏層幅が大きくなり
、その結果Ｎ”層が無い場合に比較して電界強度が軽減
されることを利用したものである（ Ｓ 、Ｏｇｕｒａ
ｅｔ ａｔ、 ”Ｄｅｓｉｇｎ ａｎｄｃｈａｒａｃ
ｔｅｒｉｓｔｉｃｓ ｏｆ ｔｈｅ ｈｉｇｈｔ
ｌｙ ｄｏｐｅｄＤｒａｉｎ ５ｏｕｒｃｅ（ＬＤＤ）
ＩＧ ＦＥＴ”、ＩＥ Ｔｒａｎｓ。
して、従来次の２つのアプローチがなされている。その
１つは、不純物分布をモディファイして接合表面の電界
強度を下げようとする試みであシ、他の１つはドレイン
領域上のパッシベーション膜を改良してホット・エレク
トロンの注入があってもｖｔｈの変動に対する影響を軽
減しようというものである。前者については、第１図（
ａ）のようにドレイン領域りを通常のＮ＋槽構造らＮ＋
Ｎ−の２重拡散構造としたものや同図（１））のように
ゲート層Ｇの側のドレイン領域ＤＫＮ一層を設けたもの
があり、いずれも空乏層が基板を構成するＰ層とＮ一層
の両側に延びるために全体として空乏層幅が大きくなり
、その結果Ｎ”層が無い場合に比較して電界強度が軽減
されることを利用したものである（ Ｓ 、Ｏｇｕｒａ
ｅｔ ａｔ、 ”Ｄｅｓｉｇｎ ａｎｄｃｈａｒａｃ
ｔｅｒｉｓｔｉｃｓ ｏｆ ｔｈｅ ｈｉｇｈｔ
ｌｙ ｄｏｐｅｄＤｒａｉｎ ５ｏｕｒｃｅ（ＬＤＤ）
ＩＧ ＦＥＴ”、ＩＥ Ｔｒａｎｓ。
ＥＤ−２７、１３５９、１９８０；Ｂ、Ｔａｋｅｄａ
ｅｔ ａｌ 。
ｅｔ ａｌ 。
” Ａｎ Ａｓ −Ｐ（Ｎ＋−Ｎ−） ｄｏｕｂｌｅ
ｄｉｆｆｕｓｅｄ ＤｒａｉｎＭＯ８−ＦＥＴ ｆｏ
ｒ ＶＬ８ＩＳ、 １９８１ ＶＬＳＩ ｓｙｍｐｏ
ｓｉｕｎｄｉｇｅｓｔ ｐａｐｅｒ 、 ｐ ２２ ）
。 なお、図においてＳはソース領域を示す。また後者
については、ドレイン上のパッシベーション膜として水
素Ｈ２を含まない絶縁膜、例えばプラズマ８ ｉ０ｚ膜
等を用いると、生成プロセスにおいて水素ガスを使用す
るプラズマ８１ｇＮ４膜を用いた場合よりもホット・エ
レクトロン効果が少ないことが知られている。
ｄｉｆｆｕｓｅｄ ＤｒａｉｎＭＯ８−ＦＥＴ ｆｏ
ｒ ＶＬ８ＩＳ、 １９８１ ＶＬＳＩ ｓｙｍｐｏ
ｓｉｕｎｄｉｇｅｓｔ ｐａｐｅｒ 、 ｐ ２２ ）
。 なお、図においてＳはソース領域を示す。また後者
については、ドレイン上のパッシベーション膜として水
素Ｈ２を含まない絶縁膜、例えばプラズマ８ ｉ０ｚ膜
等を用いると、生成プロセスにおいて水素ガスを使用す
るプラズマ８１ｇＮ４膜を用いた場合よりもホット・エ
レクトロン効果が少ないことが知られている。
本発明はこのような事情に鑑みてなされたものであジ、
その目的は、ＮチャネルＭＯ８ＦＥＴにおいてドレイン
領域の表面における電界強度を低下させ、ホット・エレ
クトロン効果を軽減する新たなアプローチを提供するこ
とにある。
その目的は、ＮチャネルＭＯ８ＦＥＴにおいてドレイン
領域の表面における電界強度を低下させ、ホット・エレ
クトロン効果を軽減する新たなアプローチを提供するこ
とにある。
このような目的を達成するために、本発明は、Ｎチャネ
ルＭＯ８ＦＥ！ｒのソース・ドレイン領域の不純物ドー
ピングプロファイルを、ゲート層に面する端部において
ポジティブ・ベベル構造としたものである。才だ、この
ような構造を形成するために、下層に対して上層がオー
バーハングした構造のゲート層を形成し、これをマスク
とした斜め方向のイオンインプランテーションによりソ
ース・ドレイン領域を形成するものである。
ルＭＯ８ＦＥ！ｒのソース・ドレイン領域の不純物ドー
ピングプロファイルを、ゲート層に面する端部において
ポジティブ・ベベル構造としたものである。才だ、この
ような構造を形成するために、下層に対して上層がオー
バーハングした構造のゲート層を形成し、これをマスク
とした斜め方向のイオンインプランテーションによりソ
ース・ドレイン領域を形成するものである。
一般に、ＰＮ接合の電界強度は、その不純物ドーピング
プロファイル、接合深さなどの他に、ＰＮ接合表面がバ
ルク接合面に対して成す角度αによる影響を強く受け、
第２図（ａ）に示すようなこの角度αが９０°を越える
場合（この構造をポジティア” ＠ ベベル、 ｐｏｓ
ｉｔｉｖｅ ｂｅｖｅｌ構造という）の方が、同図中）
に示すような９０°以下の場合（この構造をネガティブ
・ベベル ｎｅｇａｔｉｖｅ ｂｅｖｅｌ構造という）
に比べて接合表面の電界強度が低いことが知られておｐ
（Ｒ，Ｌ、Ｄａｖｉｅｓ ｅｔ ａｌ 。
プロファイル、接合深さなどの他に、ＰＮ接合表面がバ
ルク接合面に対して成す角度αによる影響を強く受け、
第２図（ａ）に示すようなこの角度αが９０°を越える
場合（この構造をポジティア” ＠ ベベル、 ｐｏｓ
ｉｔｉｖｅ ｂｅｖｅｌ構造という）の方が、同図中）
に示すような９０°以下の場合（この構造をネガティブ
・ベベル ｎｅｇａｔｉｖｅ ｂｅｖｅｌ構造という）
に比べて接合表面の電界強度が低いことが知られておｐ
（Ｒ，Ｌ、Ｄａｖｉｅｓ ｅｔ ａｌ 。
Ｃｏｎｔｒｏｌ ｏｆ Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ
ａｔ ｔｈｅ ５ｕｒｆａｃｅｏｆ ＰＮｊｕｎｃｔ
ｉｏｎｓ、” 、Ｉｇ ’Ｆｒａｎｓ Ｅｌ）−１１
。
ａｔ ｔｈｅ ５ｕｒｆａｃｅｏｆ ＰＮｊｕｎｃｔ
ｉｏｎｓ、” 、Ｉｇ ’Ｆｒａｎｓ Ｅｌ）−１１
。
３１３、１９６４ ）、Ｓｉ整流器、８ＣＲ，Ｓｉパワ
ーＴＲ８等のディスクリート半導体素子に採用されてい
る。これは、前者においては破線で示すようにＰ層への
空乏層２１の延び（幅）ｄｌがバルク（基体）よシも表
面において大きくなるのに対し、後者では反対に小さく
なるからである（ここで、Ｎ＋層は、Ｐ層に比べて不純
物濃度が十分に高いため、このＮ＋層への空乏層の延び
はほとんど無視できるものとする）。
ーＴＲ８等のディスクリート半導体素子に採用されてい
る。これは、前者においては破線で示すようにＰ層への
空乏層２１の延び（幅）ｄｌがバルク（基体）よシも表
面において大きくなるのに対し、後者では反対に小さく
なるからである（ここで、Ｎ＋層は、Ｐ層に比べて不純
物濃度が十分に高いため、このＮ＋層への空乏層の延び
はほとんど無視できるものとする）。
本発明は、このポジティブ・ベベル効果をＭＯＳ ＦＥ
Ｔのドレイン領域の不純物プロファイルに導入したもの
で、前述したホット・エレクトロン効果低減のだめの２
つのアプローチの前者に属する。以下、実施例を用いて
本発明の詳細な説明する。
Ｔのドレイン領域の不純物プロファイルに導入したもの
で、前述したホット・エレクトロン効果低減のだめの２
つのアプローチの前者に属する。以下、実施例を用いて
本発明の詳細な説明する。
第３図（ａ）は、本発明の一実施例を示すＭＯＳＦＥＴ
で、基板の２層３１とソース・ドレイン領域のＮ＋層３
２とによって形成されるＰＮ＋接合の表面Ａ’Ａ“が接
合面ＡＡ’に対してα〉９ｏ０となるポジティブ・ベベ
ル構造が形成されるように７−；２．−）”レイン領域
の不純物プロファイルヲ’４ｇ成したものである。すな
わち、同図（ｂ）に示すように接合面ＡＡ’を水平に描
けば、第２図（ａ）に示したポジティブφベベル概念に
等しくなることは明白である。
で、基板の２層３１とソース・ドレイン領域のＮ＋層３
２とによって形成されるＰＮ＋接合の表面Ａ’Ａ“が接
合面ＡＡ’に対してα〉９ｏ０となるポジティブ・ベベ
ル構造が形成されるように７−；２．−）”レイン領域
の不純物プロファイルヲ’４ｇ成したものである。すな
わち、同図（ｂ）に示すように接合面ＡＡ’を水平に描
けば、第２図（ａ）に示したポジティブφベベル概念に
等しくなることは明白である。
このような構造によれば、ドレイン−ソース間に逆電圧
を印加した場合の表面Ａ’Ａ“への空乏層３３の広がシ
（幅）ｄｚが、ＡＡ’に直角な方向への広がり（幅）ｄ
ａより大きくなり、したがって表面での電界強度をバル
クにおけるそれよシも低くすることができる。さらにチ
ャネル長り、１層３１の不純物濃度、Ｎ＋層３２の深さ
と角度αなどを適切に選ぶことによ）、動作電圧ＶＳＤ
においても酸化膜３４およびポリシリコン層３５からな
るゲート層にホット・エレクトロンが注入することのな
いＭＯＳ ＦＥＴを構成することができる。
を印加した場合の表面Ａ’Ａ“への空乏層３３の広がシ
（幅）ｄｚが、ＡＡ’に直角な方向への広がり（幅）ｄ
ａより大きくなり、したがって表面での電界強度をバル
クにおけるそれよシも低くすることができる。さらにチ
ャネル長り、１層３１の不純物濃度、Ｎ＋層３２の深さ
と角度αなどを適切に選ぶことによ）、動作電圧ＶＳＤ
においても酸化膜３４およびポリシリコン層３５からな
るゲート層にホット・エレクトロンが注入することのな
いＭＯＳ ＦＥＴを構成することができる。
次に、このような構造を実現する方法を説明する。通常
、半屏体デバイスの製造プロセスにおいて不純物の導入
は、ＣＶＤによる不純物のデポジションもしくはイオン
インプランテーションの後、熱処理による拡散によって
所定の不純物プロファイルおよび深さを形成する方法が
一般的でおるが、その場合、不純物のデポジションもし
くはイオンインプランテーションはウェハ面に対してほ
ぼ垂直に行々われるため（ゲート層へのチャンネリング
を低減するためウェハーの垂直面に対しＣ７゜傾ける場
合がある）、その後の熱処理による拡故においては、第
４図に破線で示すように不純物デポジション領域４１の
端部においてウェハ面に対して円弧を描くような等方性
拡散面を示す。したがってこのような方法では第３図に
示したような不純物プロファイルは実現できない。
、半屏体デバイスの製造プロセスにおいて不純物の導入
は、ＣＶＤによる不純物のデポジションもしくはイオン
インプランテーションの後、熱処理による拡散によって
所定の不純物プロファイルおよび深さを形成する方法が
一般的でおるが、その場合、不純物のデポジションもし
くはイオンインプランテーションはウェハ面に対してほ
ぼ垂直に行々われるため（ゲート層へのチャンネリング
を低減するためウェハーの垂直面に対しＣ７゜傾ける場
合がある）、その後の熱処理による拡故においては、第
４図に破線で示すように不純物デポジション領域４１の
端部においてウェハ面に対して円弧を描くような等方性
拡散面を示す。したがってこのような方法では第３図に
示したような不純物プロファイルは実現できない。
そこで、本発明では、第５図に示すように、まず基板の
１層３１の上に、ゲート酸化膜（ＳｉＯｚ’）３４に対
し、ポリシリコン層３５がオーバーハングした構造のゲ
ート層を形成する。
１層３１の上に、ゲート酸化膜（ＳｉＯｚ’）３４に対
し、ポリシリコン層３５がオーバーハングした構造のゲ
ート層を形成する。
次いで、上記オーバーハングしたポリシリコン層３５と
ゲート酸化膜３４の端部がウェハ面に対して成す角度θ
（＜８３°）の方向Ｉおよび■から等からなる素子間分
離縁膜５１をマスクとして所定の不純物のイオンインプ
ランテーションを行ないＮ一層５２を形成する。これに
は、ウェハ台（図示せず）を傾斜回転させるかあるいは
イオン源（図示せず）を傾斜させる方向をとる。また、
Ｎ″′層５２の不純物濃度および深さｄ、は所望のＭＯ
ＳＦＥＴの特定を満足するように選定する。
ゲート酸化膜３４の端部がウェハ面に対して成す角度θ
（＜８３°）の方向Ｉおよび■から等からなる素子間分
離縁膜５１をマスクとして所定の不純物のイオンインプ
ランテーションを行ないＮ一層５２を形成する。これに
は、ウェハ台（図示せず）を傾斜回転させるかあるいは
イオン源（図示せず）を傾斜させる方向をとる。また、
Ｎ″′層５２の不純物濃度および深さｄ、は所望のＭＯ
ＳＦＥＴの特定を満足するように選定する。
最後に、ウェハ台もしくはソース源を水平にもどし、従
来の方法による場合と同様に垂直方向■からのイオンイ
ンプランテーションによＩＦＮ−１ｍ５２よシも高い不
純物濃度を有するＮ＋層５３を形成する。これによシ、
第３図に示したようなポジティブ・ベベル構造の不純物
プロファイルを有するソース・ドレイン領域が形成でき
る。
来の方法による場合と同様に垂直方向■からのイオンイ
ンプランテーションによＩＦＮ−１ｍ５２よシも高い不
純物濃度を有するＮ＋層５３を形成する。これによシ、
第３図に示したようなポジティブ・ベベル構造の不純物
プロファイルを有するソース・ドレイン領域が形成でき
る。
上述した製造方法において、ゲート層を、はじめ例えば
第６図に示すようにゲート酸化膜３４およびポリシリコ
ン層３５の上に窒化１（ＳｉｓＮ＋）よい。この場合に
は、イオンインプランテーション後、不要となった窒化
膜６１を除去する。
第６図に示すようにゲート酸化膜３４およびポリシリコ
ン層３５の上に窒化１（ＳｉｓＮ＋）よい。この場合に
は、イオンインプランテーション後、不要となった窒化
膜６１を除去する。
以上説明したように、本発明によれば、Ｎ千ヤネルＭＯ
８ＦＥ’Ｔのソース・ドレイン領域の不純物ドーピング
プロファイルを、ゲート層に面する端部においてポジテ
ィブ・ベベル構造としたことによυ、ドレイン領域の表
面の電界強度を低下させることができるため、ショート
チャネル化に伴うホット・エレクトロン効果によるしき
い値゛山王の不安定性を軽減することができ、集積度の
向上に有効である。また、本発明の製造方法によれば、
下層に対して上層がオーバーハングしたゲート層を形成
し、これをマスクとして斜め方向からイオンインプラン
テーションを行なう手法を用いることにより、上述した
ポジティブ・ベベル構造の不純物ドーピングプロファイ
ルが形成できる。
８ＦＥ’Ｔのソース・ドレイン領域の不純物ドーピング
プロファイルを、ゲート層に面する端部においてポジテ
ィブ・ベベル構造としたことによυ、ドレイン領域の表
面の電界強度を低下させることができるため、ショート
チャネル化に伴うホット・エレクトロン効果によるしき
い値゛山王の不安定性を軽減することができ、集積度の
向上に有効である。また、本発明の製造方法によれば、
下層に対して上層がオーバーハングしたゲート層を形成
し、これをマスクとして斜め方向からイオンインプラン
テーションを行なう手法を用いることにより、上述した
ポジティブ・ベベル構造の不純物ドーピングプロファイ
ルが形成できる。
第１図（ａ）および（ｂ）はＮチャネルＭＯ８形電界効
果を低減する構造の従来例を示す断面図、第２図（ａ）
および（ｂ）はポジティブ・ベベルおよびネガティブ・
ベベル構造を説明するだめの図、第３図（ａ）ｉｄ本発
明の一実施例を示すＭＯ８形電界効果トランジスタの断
面図、同図（ｂ）はその第２図（ａ）の構造との対応関
係を説明するための図、第４図は従来の不純物導入法を
説明するための図、第５図は本発明によるＭＯ８形電界
効果トランジスタのＭ遣方法の７例を示す図、第６図は
同じく他の例を下す図である。 ３１・争・・２層、３２・・・・Ｎ＋層（ソース・ドレ
イン領域）、３４・・・・ゲート酸化膜、３５・・・・
ポリシリコン層、６１＠−Φ壷窒化膜、１．ＩＩ、Ｉ−
・・・イオンインプランテーションの方向。 代理人 弁理士 高 橋 明 夫 第１図 第２図 （ｏ） （ｂ）１３図 （ｂ
果を低減する構造の従来例を示す断面図、第２図（ａ）
および（ｂ）はポジティブ・ベベルおよびネガティブ・
ベベル構造を説明するだめの図、第３図（ａ）ｉｄ本発
明の一実施例を示すＭＯ８形電界効果トランジスタの断
面図、同図（ｂ）はその第２図（ａ）の構造との対応関
係を説明するための図、第４図は従来の不純物導入法を
説明するための図、第５図は本発明によるＭＯ８形電界
効果トランジスタのＭ遣方法の７例を示す図、第６図は
同じく他の例を下す図である。 ３１・争・・２層、３２・・・・Ｎ＋層（ソース・ドレ
イン領域）、３４・・・・ゲート酸化膜、３５・・・・
ポリシリコン層、６１＠−Φ壷窒化膜、１．ＩＩ、Ｉ−
・・・イオンインプランテーションの方向。 代理人 弁理士 高 橋 明 夫 第１図 第２図 （ｏ） （ｂ）１３図 （ｂ
Claims (1)
- 【特許請求の範囲】 １、 ソース・ドレイン領域が、ゲート層に面する端部
においてポジティブΦベベル構造の不純物ドーピングプ
ロファイルを有することを特徴とするＮチャネル形のＭ
Ｏ８形電界効果トランジスタ。 ２、半導体基板上に、下層に対して上層がオーバーハン
グした構ｉのゲート層を形成し、このゲート層をマスク
として当該ゲート層の外周斜め方向からイオンインプラ
ンテーションを行なうことによシゲート層外縁部下の半
導体基板にポジティブ・ベベル構造の不純物プロファイ
ルを有するソース・ドレイン領域を形成することを特徴
とするＮチャネル形のＭＯ８形電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072842A JPS59198763A (ja) | 1983-04-27 | 1983-04-27 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58072842A JPS59198763A (ja) | 1983-04-27 | 1983-04-27 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59198763A true JPS59198763A (ja) | 1984-11-10 |
Family
ID=13501046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58072842A Pending JPS59198763A (ja) | 1983-04-27 | 1983-04-27 | Ｍｏｓ形電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59198763A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260265A (ja) * | 1985-09-10 | 1987-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS6395669A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH02153538A (ja) * | 1988-12-05 | 1990-06-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| FR2709378A1 (fr) * | 1993-01-29 | 1995-03-03 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
| USRE35036E (en) * | 1986-06-13 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| US5538907A (en) * | 1994-05-11 | 1996-07-23 | Lsi Logic Corporation | Method for forming a CMOS integrated circuit with electrostatic discharge protection |
-
1983
- 1983-04-27 JP JP58072842A patent/JPS59198763A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6260265A (ja) * | 1985-09-10 | 1987-03-16 | Seiko Epson Corp | 半導体装置の製造方法 |
| USRE35036E (en) * | 1986-06-13 | 1995-09-12 | Matsushita Electric Industrial Co., Ltd. | Method of making symmetrically controlled implanted regions using rotational angle of the substrate |
| JPS6395669A (ja) * | 1986-10-13 | 1988-04-26 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH02153538A (ja) * | 1988-12-05 | 1990-06-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| FR2709378A1 (fr) * | 1993-01-29 | 1995-03-03 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
| US5538907A (en) * | 1994-05-11 | 1996-07-23 | Lsi Logic Corporation | Method for forming a CMOS integrated circuit with electrostatic discharge protection |
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