JPS6038879A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6038879A JPS6038879A JP14639583A JP14639583A JPS6038879A JP S6038879 A JPS6038879 A JP S6038879A JP 14639583 A JP14639583 A JP 14639583A JP 14639583 A JP14639583 A JP 14639583A JP S6038879 A JPS6038879 A JP S6038879A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000012535 impurity Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 239000011521 glass Substances 0.000 claims description 5
- 238000005204 segregation Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 10
- 230000000452 restraining effect Effects 0.000 abstract 1
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005381 potential energy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に関し、詳しくはＭＯＳ
）ランジスタの微細化に伴って増大する内部電界を抑制
するのに好適な半導体装置を製造する方法に関する。
）ランジスタの微細化に伴って増大する内部電界を抑制
するのに好適な半導体装置を製造する方法に関する。
短チャネルＭ０８ＦＥ’ｌ”においては、微細化に伴っ
て増大する内部電界により発生するホットキャリアの問
題が重要なものとなっている。たとえば、ＮＭＯ８の場
合チャネル内の電子がドレイン空乏層内で高電界により
加速され、これがインパクト・イオン化（第１次インパ
クト・イオン化と呼ぶ）を引き起す。
て増大する内部電界により発生するホットキャリアの問
題が重要なものとなっている。たとえば、ＮＭＯ８の場
合チャネル内の電子がドレイン空乏層内で高電界により
加速され、これがインパクト・イオン化（第１次インパ
クト・イオン化と呼ぶ）を引き起す。
そこでこれまでドレイン空乏層内の電界を弱める工夫が
デバイス構造等に対してなされてきた。
デバイス構造等に対してなされてきた。
たとえば、第１図に示すようにドレインを拡散係数の異
なる基板と反対の導電型を与える２種の不純物による拡
散層１１．１２の二重構造にする。
なる基板と反対の導電型を与える２種の不純物による拡
散層１１．１２の二重構造にする。
拡散層１２の不純物の拡散係数を拡散層１１のそれと比
べ大きくしておくと、（１）式に示すように拡散層１２
の不純物濃度勾配は小さくなる。
べ大きくしておくと、（１）式に示すように拡散層１２
の不純物濃度勾配は小さくなる。
ここで、Ｄ：拡散係数
Ｃ：不純物濃度
Ｘ：距離座標
ｔ：時間
不純物濃度勾配は（２）式に示すようにポテンシャルエ
ネルギーの勾配に対応する。これによシ内部電界が発生
する。
ネルギーの勾配に対応する。これによシ内部電界が発生
する。
ここで、ＮＤ：ドナー不純物濃度
ＥＩ：電子エネルギー
したがって不純物濃度勾配が小さいとドレイン空乏層内
の電界が弱くなる。
の電界が弱くなる。
しかし一方で拡散層１２の不純物拡散係数が太きいと、
拡散層１２のチャネル方向への横方内拡がりが太きくな
９ＭＯ８）ランジスクの実効的なチヤネル長（実効チャ
ネル長）が短くなる。これは、短チヤネル効果を引き起
したシ、またゲート１３とドレイン１１．１２間あるい
はゲート１３とソース１４．１２間の寄生容量を増大さ
せるという問題点を生じる。
拡散層１２のチャネル方向への横方内拡がりが太きくな
９ＭＯ８）ランジスクの実効的なチヤネル長（実効チャ
ネル長）が短くなる。これは、短チヤネル効果を引き起
したシ、またゲート１３とドレイン１１．１２間あるい
はゲート１３とソース１４．１２間の寄生容量を増大さ
せるという問題点を生じる。
第２図に示した例では拡散層２２．１４と同じ導電型金
もつ不純物濃度の低い拡散層２１を拡散層２２．１４に
隣接させて形成する。この構造でも（１）式が示すよう
に不純物濃度Ｃが小さいと濃度勾配は小さくなるが、こ
の構造は拡散層２１゜２２を２回の不純物ドーピング工
程で形成するという問題点がある。
もつ不純物濃度の低い拡散層２１を拡散層２２．１４に
隣接させて形成する。この構造でも（１）式が示すよう
に不純物濃度Ｃが小さいと濃度勾配は小さくなるが、こ
の構造は拡散層２１゜２２を２回の不純物ドーピング工
程で形成するという問題点がある。
本発明の目的は上記従来の問題を解決し、ＭＯＳ）ラン
ジスタのドレインの横方内拡が９を抑制するとともに、
ドレイン空乏層領域の不純物濃度勾配を小さくすること
のできる不純物ドーピング方法を提供することにある。
ジスタのドレインの横方内拡が９を抑制するとともに、
ドレイン空乏層領域の不純物濃度勾配を小さくすること
のできる不純物ドーピング方法を提供することにある。
ドレイン空乏層領域の電界強度を小さくするためには（
２）式が示すように不純物濃度勾配を小さくすればよい
。不純物濃度勾配は（１）式が示すように拡散係数が大
きく、濃度が低いとき小さくなる。
２）式が示すように不純物濃度勾配を小さくすればよい
。不純物濃度勾配は（１）式が示すように拡散係数が大
きく、濃度が低いとき小さくなる。
しかし、拡散係数の大きい不純物を用いると、チャネル
方向へのドレイン拡がシが大きくなり実効チャネル長減
少を引き起す。したがって実効チャネル長の減少を引き
おこさずに空乏層領域の電界強度を小さくするためには
拡散係数の小さな不純物で、濃度の低い接合部を形成す
る必要がある。
方向へのドレイン拡がシが大きくなり実効チャネル長減
少を引き起す。したがって実効チャネル長の減少を引き
おこさずに空乏層領域の電界強度を小さくするためには
拡散係数の小さな不純物で、濃度の低い接合部を形成す
る必要がある。
本発明は、これを１回のドーピング工程によって作成す
るものである−０ 〔発明の実施例〕 第３図に示すように、基板３４と反対の導電型を有する
拡散層３２，３３．１４を膜３１および酸化膜１５を通
して１回のイオン打込みすることによ膜形成する。膜３
１は第３図に示すように膜厚傾斜を有しているので、Ｍ
ＯＳトランジスタのチャネル長方向に拡散層３３は濃度
勾配を有する。
るものである−０ 〔発明の実施例〕 第３図に示すように、基板３４と反対の導電型を有する
拡散層３２，３３．１４を膜３１および酸化膜１５を通
して１回のイオン打込みすることによ膜形成する。膜３
１は第３図に示すように膜厚傾斜を有しているので、Ｍ
ＯＳトランジスタのチャネル長方向に拡散層３３は濃度
勾配を有する。
濃度はチャネルに向かって漸次小さくなる。
第３図に示す構造が可能となるには、拡散層３２．３３
．１４を形成する不純物の拡散係数が小さくなければな
らず、ＮＭＯＳの場合には八８を利用することがよい。
．１４を形成する不純物の拡散係数が小さくなければな
らず、ＮＭＯＳの場合には八８を利用することがよい。
しかし、これはＡｓに限ったことでない。勿論、２ＭＯ
８に対しても本構造は実現できる。
８に対しても本構造は実現できる。
膜３１はゲート電極１３を覆う構造になっておシ絶縁性
物質で構成される。膜物質としては膜厚に対応してイオ
ン打込みのストッパとなる特徴を有するものがない。こ
れは非晶質性材料が適してお９、膜形成等も考え併せる
と８００（ｓｐｉｎＱｎ Ｇｌａｓｓ ）が適している
。ＳＯＧはウェハを回転させながら塗伺することによシ
、容易に第３図に示す構造にすることができる。勿論、
上記の性質を有する材料ならＳＯＧ以外でもよい。
物質で構成される。膜物質としては膜厚に対応してイオ
ン打込みのストッパとなる特徴を有するものがない。こ
れは非晶質性材料が適してお９、膜形成等も考え併せる
と８００（ｓｐｉｎＱｎ Ｇｌａｓｓ ）が適している
。ＳＯＧはウェハを回転させながら塗伺することによシ
、容易に第３図に示す構造にすることができる。勿論、
上記の性質を有する材料ならＳＯＧ以外でもよい。
第４図は拡散層３３に濃度勾配を与えるための膜４１を
ゲート電極１３０両側面にだけ形成した９１１である。
ゲート電極１３０両側面にだけ形成した９１１である。
膜４１は第３図に示す膜３１の被覆率を小さくすること
によ膜形成してもよいし、膜３１を少しエラチン・グし
て形成してもよい。本構造では、膜４１のテーパ及び厚
さを制御することによ＃）＃度勾配を制御できる。
によ膜形成してもよいし、膜３１を少しエラチン・グし
て形成してもよい。本構造では、膜４１のテーパ及び厚
さを制御することによ＃）＃度勾配を制御できる。
第５図は拡散層３３に濃度勾配を与えるだめに、ゲート
電極５２の膜厚に勾配を持たせて形成した実施例を示す
。
電極５２の膜厚に勾配を持たせて形成した実施例を示す
。
まずゲート電極５２を膜５１をマスクにしてテーパーエ
ッチする。この結果ゲート電極５２の膜厚がチャネル方
向に勾配を持つ。次に膜５１をマスクにして不純物ドー
ピングを行なう。このときゲート電極の膜厚勾配に対応
して基板３４に導入する不純物量が勾配を持ち、チャネ
ルに向かって濃度が小さくなる。不純物ドーピング後再
度膜５１をマスクにしてゲート電極５２をマスク寸法通
りにエツチングする。
ッチする。この結果ゲート電極５２の膜厚がチャネル方
向に勾配を持つ。次に膜５１をマスクにして不純物ドー
ピングを行なう。このときゲート電極の膜厚勾配に対応
して基板３４に導入する不純物量が勾配を持ち、チャネ
ルに向かって濃度が小さくなる。不純物ドーピング後再
度膜５１をマスクにしてゲート電極５２をマスク寸法通
りにエツチングする。
第６図はゲート電極１３０両側面にガラス膜６１を形成
し、膜６１をイオン打込みに対しマスクとして用いた場
合である。この場合、イオン打込みする元素にＡｓを用
いるとイオン打込み時にガラス膜６１中に打込まれたＡ
ｓが熱処理時に膜６１と基板３４間の偏析現象により、
平衡濃度に達するまで基板３４に拡散する。ガラス膜６
１からのＡｓ拡散によ膜形成する拡散層６２は拡散層３
２よシ低濃度でかつ接合深さは浅い。
し、膜６１をイオン打込みに対しマスクとして用いた場
合である。この場合、イオン打込みする元素にＡｓを用
いるとイオン打込み時にガラス膜６１中に打込まれたＡ
ｓが熱処理時に膜６１と基板３４間の偏析現象により、
平衡濃度に達するまで基板３４に拡散する。ガラス膜６
１からのＡｓ拡散によ膜形成する拡散層６２は拡散層３
２よシ低濃度でかつ接合深さは浅い。
イオン打込みする不純物量としては上記のＡｓ以外に、
拡散係数が小さく、偏析係数が１以上の特徴を有するも
のであればよく、８ＭＯ８ではｓｂも有効である。
拡散係数が小さく、偏析係数が１以上の特徴を有するも
のであればよく、８ＭＯ８ではｓｂも有効である。
本発明によれば、微細寸法のＭＯＳ）ランジスタのドレ
インの横方内拡が９が小さくかつドレイン空乏層領域で
の不純物濃度勾配が小さくなる。
インの横方内拡が９が小さくかつドレイン空乏層領域で
の不純物濃度勾配が小さくなる。
しかも上記ドレイン拡散層を１回の不純物ドーピング工
程で形成できる。この結果、次の２点の効果が得られる
。まず、ドレイン空乏層領域内でのインパクト・イオン
化現象を抑制できる。さらに１回のドーピング工程で形
成できるため、プロセスの簡略化、経済性向上等に極め
て有効でおる。
程で形成できる。この結果、次の２点の効果が得られる
。まず、ドレイン空乏層領域内でのインパクト・イオン
化現象を抑制できる。さらに１回のドーピング工程で形
成できるため、プロセスの簡略化、経済性向上等に極め
て有効でおる。
第１凶、第２図は従来構造のＭＯＳ）ランジスタを示す
断面図である。第３図、第４図、第５図。 第６図は本実施例の異なる実施例を示す断面図である。 ３１．４１・・・膜厚傾斜を有する絶縁膜、５２・・・
膜厚傾斜を有するゲート電極、５１・・・ゲート電極を
通してイオン打込みするときのマスク、６１・・・イオ
ン打込み時にとり込んだ不純物をその後の熱処理 理に基板へ拡散させるためのガラス膜、３３゜八 ４１Ｆ 第 １ 図 ％Ｚ図 第 ３ 図 第４図 君５図 箭 ６ 図
断面図である。第３図、第４図、第５図。 第６図は本実施例の異なる実施例を示す断面図である。 ３１．４１・・・膜厚傾斜を有する絶縁膜、５２・・・
膜厚傾斜を有するゲート電極、５１・・・ゲート電極を
通してイオン打込みするときのマスク、６１・・・イオ
ン打込み時にとり込んだ不純物をその後の熱処理 理に基板へ拡散させるためのガラス膜、３３゜八 ４１Ｆ 第 １ 図 ％Ｚ図 第 ３ 図 第４図 君５図 箭 ６ 図
Claims (1)
- 【特許請求の範囲】 １、基板中拡散係数の小さな不純物元素を、ドレインの
チャネル方向に順次ドーズ量が小さくなるよりに、１回
の不純物ドーピング工程で導入することを特徴とする半
導体装置の製造方法。 ２、ゲート部の両側面部に膜厚の傾斜を持たせイオン打
込み時の基板へのドーズ量に濃度勾配を持たせることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 ３、ゲートに隣接するガラス膜中に不純物元素を導入し
、不純物の偏析現象を用いてゲートに隣接する基板中に
低濃度ドレイン領域を形成することを特徴とする特許請
求の範囲の第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14639583A JPS6038879A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14639583A JPS6038879A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038879A true JPS6038879A (ja) | 1985-02-28 |
Family
ID=15406728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14639583A Pending JPS6038879A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038879A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227478A (ja) * | 1984-04-26 | 1985-11-12 | Nec Corp | 電界効果型トランジスタ |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
| FR2592224A1 (fr) * | 1985-12-20 | 1987-06-26 | Thomson Csf | Transistor a effet de champ, et circuit integre logique comportant un tel transistor |
| EP0233823A2 (en) * | 1986-02-17 | 1987-08-26 | Fujitsu Limited | Method for manufacturing a metal insulator semiconductor field effect transistor |
| JPH01152792A (ja) * | 1987-12-10 | 1989-06-15 | Matsushita Electric Works Ltd | 印刷配線板の製法 |
| JPH022631A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | Ｍｏｓトランジスタ及びその製造方法 |
-
1983
- 1983-08-12 JP JP14639583A patent/JPS6038879A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60227478A (ja) * | 1984-04-26 | 1985-11-12 | Nec Corp | 電界効果型トランジスタ |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
| FR2592224A1 (fr) * | 1985-12-20 | 1987-06-26 | Thomson Csf | Transistor a effet de champ, et circuit integre logique comportant un tel transistor |
| EP0234152A2 (fr) * | 1985-12-20 | 1987-09-02 | Thomson-Csf | Transistor à effet de champ, et circuit intégré logique comportant un tel transistor |
| EP0233823A2 (en) * | 1986-02-17 | 1987-08-26 | Fujitsu Limited | Method for manufacturing a metal insulator semiconductor field effect transistor |
| JPH01152792A (ja) * | 1987-12-10 | 1989-06-15 | Matsushita Electric Works Ltd | 印刷配線板の製法 |
| JPH022631A (ja) * | 1988-06-17 | 1990-01-08 | Nec Corp | Ｍｏｓトランジスタ及びその製造方法 |
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