JPS62134974A - 電界効果素子 - Google Patents
電界効果素子Info
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- JPS62134974A JPS62134974A JP61288665A JP28866586A JPS62134974A JP S62134974 A JPS62134974 A JP S62134974A JP 61288665 A JP61288665 A JP 61288665A JP 28866586 A JP28866586 A JP 28866586A JP S62134974 A JPS62134974 A JP S62134974A
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- 230000005669 field effect Effects 0.000 title claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 98
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 230000005684 electric field Effects 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 24
- 238000005513 bias potential Methods 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 25
- 150000002500 ions Chemical class 0.000 claims description 22
- 230000015556 catabolic process Effects 0.000 claims description 17
- 239000002019 doping agent Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052796 boron Inorganic materials 0.000 claims description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 230000000295 complement effect Effects 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000463 material Substances 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 35
- 230000000694 effects Effects 0.000 description 15
- 239000007943 implant Substances 0.000 description 14
- 230000008901 benefit Effects 0.000 description 12
- 230000009467 reduction Effects 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 230000015654 memory Effects 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 7
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- -1 Boron ions Chemical class 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 239000000969 carrier Substances 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101150114751 SEM1 gene Proteins 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- MYWUZJCMWCOHBA-VIFPVBQESA-N methamphetamine Chemical compound CN[C@@H](C)CC1=CC=CC=C1 MYWUZJCMWCOHBA-VIFPVBQESA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8236—Combination of enhancement and depletion transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Junction Field-Effect Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
この発明は一般に電界効果トランジスタ（ＦＥＴ）構造
およびＮおよびＰチャンネル型の両方のＦＥＴ素子の最
適化された製造方法に関する。特にこの発明はどちらの
場合にも動作寿命の劣化なしに、長いチャンネル形状に
おいては比較的大きなドレイン−ソース電位差からの動
作を可能にしかつ短いチャンネル形状では非常に速い速
度を可能にするトラジスタのジオメトリ−に関し、さら
に、共通のモノリジックなサブストレート内でｎ型、ｐ
型および相補型の共通の長いおよび短いチャンネルジオ
メトリ−のＦＥＴトランジスタを製造する最適化された
方法に関する。
およびＮおよびＰチャンネル型の両方のＦＥＴ素子の最
適化された製造方法に関する。特にこの発明はどちらの
場合にも動作寿命の劣化なしに、長いチャンネル形状に
おいては比較的大きなドレイン−ソース電位差からの動
作を可能にしかつ短いチャンネル形状では非常に速い速
度を可能にするトラジスタのジオメトリ−に関し、さら
に、共通のモノリジックなサブストレート内でｎ型、ｐ
型および相補型の共通の長いおよび短いチャンネルジオ
メトリ−のＦＥＴトランジスタを製造する最適化された
方法に関する。
発明の背景
半導体デジタル論理素子を改良しようとする追及におい
ては、より小さな全体のセルのジオメトリ−を有しまた
より増加するスイッチング速度で動作が可能なトランジ
スタを規定しかつ生産しようとする継続的な探求がある
。ここでセルのジオメトリ−とは単一の集積活性論理要
素、典型的には単一のＮまたはＰチャンネルトランジス
タまたは１対の相補型トランジスタを実現するために必
要とされる二次元の表面積と定義される。トランジスタ
のジオメトリ−は単一の集積活性論理要素の三次元の構
造について言及するものなので、セルのジオメトリ−は
トランジスタのジオメトリ−とは区別される。
ては、より小さな全体のセルのジオメトリ−を有しまた
より増加するスイッチング速度で動作が可能なトランジ
スタを規定しかつ生産しようとする継続的な探求がある
。ここでセルのジオメトリ−とは単一の集積活性論理要
素、典型的には単一のＮまたはＰチャンネルトランジス
タまたは１対の相補型トランジスタを実現するために必
要とされる二次元の表面積と定義される。トランジスタ
のジオメトリ−は単一の集積活性論理要素の三次元の構
造について言及するものなので、セルのジオメトリ−は
トランジスタのジオメトリ−とは区別される。
セルのジオメトリ−を減少することはセルのバッキング
密度を増加するために当然所望されるものであり、これ
は順に、素子のより増加した集積のレベルと、対応する
論理システムの複雑さおよび能力を可能にする。動作速
度の増加は実現される集積のレベルに関わりなく当然有
利なものである。電界効果トランジスタの動作速度の主
な要因はそのトランジスタジオメトリ−によって規定さ
れるチャンネルの長さであるので、便宜的にはこれらの
所望の相捕的なものである。チャンネル長さの減少は結
果として、電荷のキャリアがトランジスタのソースおよ
びドレイン領域の間を遷移するのに必要とされる時間と
、少なくとも最初の近似では、トランジスタのスイッチ
ング速度とにおける対応する減少をもたらす。
密度を増加するために当然所望されるものであり、これ
は順に、素子のより増加した集積のレベルと、対応する
論理システムの複雑さおよび能力を可能にする。動作速
度の増加は実現される集積のレベルに関わりなく当然有
利なものである。電界効果トランジスタの動作速度の主
な要因はそのトランジスタジオメトリ−によって規定さ
れるチャンネルの長さであるので、便宜的にはこれらの
所望の相捕的なものである。チャンネル長さの減少は結
果として、電荷のキャリアがトランジスタのソースおよ
びドレイン領域の間を遷移するのに必要とされる時間と
、少なくとも最初の近似では、トランジスタのスイッチ
ング速度とにおける対応する減少をもたらす。
速いスイッチング速度と小さなセルジオメトリ−のトラ
ンジスタを得るためには、しかしながら、多くの他の複
雑さが含まれる。これらの複雑さは過度の電力消散とシ
ョートチャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ
ｅｌ’ｒｅｃｔ）の発生を含む。電力消散は共通のモノ
リジックサブストレート上に一緒に詰め込まれるトラン
ジスタの実数（ｓｈｅｅｒ ｎｕｍｂｅｒ）が増加する
につれて自然に問題となる。トランジスタの付近から熱
が除去され得るので、実際の建造の制約が電力消散の速
度を制限する。この問題を取扱う典型的な態様は、消散
される電力に対応する減少が成し遂げられるように、ト
ランジスタに印加される動作電位差を減少することを含
む。しかしながら、特にそのスイッチング速度を含むト
ランジスタの動作特性の対応する劣化が起こる前の動作
電位差の減少には実際的な制限がある。再び便宜上は、
この実際的な制限はセルの寸法が減少するにつれて減少
する傾向がある。
ンジスタを得るためには、しかしながら、多くの他の複
雑さが含まれる。これらの複雑さは過度の電力消散とシ
ョートチャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ
ｅｌ’ｒｅｃｔ）の発生を含む。電力消散は共通のモノ
リジックサブストレート上に一緒に詰め込まれるトラン
ジスタの実数（ｓｈｅｅｒ ｎｕｍｂｅｒ）が増加する
につれて自然に問題となる。トランジスタの付近から熱
が除去され得るので、実際の建造の制約が電力消散の速
度を制限する。この問題を取扱う典型的な態様は、消散
される電力に対応する減少が成し遂げられるように、ト
ランジスタに印加される動作電位差を減少することを含
む。しかしながら、特にそのスイッチング速度を含むト
ランジスタの動作特性の対応する劣化が起こる前の動作
電位差の減少には実際的な制限がある。再び便宜上は、
この実際的な制限はセルの寸法が減少するにつれて減少
する傾向がある。
遭遇されるショートチャンネル効果は、減少した動作素
子の破壊電圧、ホットキャリア効果、トランジスタのバ
ンチスルー短絡（ｐｕｎｃｈ−ｔｈｒｏｕｇｈｓｈｏｒ
ｔｉｎｇ）およびより重要でない他の効果を含む。
子の破壊電圧、ホットキャリア効果、トランジスタのバ
ンチスルー短絡（ｐｕｎｃｈ−ｔｈｒｏｕｇｈｓｈｏｒ
ｔｉｎｇ）およびより重要でない他の効果を含む。
これらのショートチャンネル効果は一般に、トランジス
タのチャンネルの長さと、印加される動作電位差の結果
としてソース、ドレインおよびゲート間に誘起される電
界の強度とに関する。ドレイン／サブストレートインタ
ーフェイスで電界が充分な強度であるところでは、アバ
ランシェ降伏が起こり、トランジスタの突然の破壊につ
ながるだろう。同様に、一般にソースおよびドレイン領
域に関連した空乏領域が、動作電位差の印加によって誘
起されるように、互いに重なるように充分に延びると、
電流のバンチスルー状態が起こり、ここでソースおよび
ドレインは効果的に一緒に短絡する。再び、一般にはト
ランジスタの突然の破滅的な破壊が起こるだろう。
タのチャンネルの長さと、印加される動作電位差の結果
としてソース、ドレインおよびゲート間に誘起される電
界の強度とに関する。ドレイン／サブストレートインタ
ーフェイスで電界が充分な強度であるところでは、アバ
ランシェ降伏が起こり、トランジスタの突然の破壊につ
ながるだろう。同様に、一般にソースおよびドレイン領
域に関連した空乏領域が、動作電位差の印加によって誘
起されるように、互いに重なるように充分に延びると、
電流のバンチスルー状態が起こり、ここでソースおよび
ドレインは効果的に一緒に短絡する。再び、一般にはト
ランジスタの突然の破滅的な破壊が起こるだろう。
ゲート酸化物／半導体サブストレートインターフェイス
の付近のホットキャリアの発生の結果として、それほど
突然ではないが同様に有害なショートチャンネル効果が
発生する。ホットキャリアとは、酸化物／サブストレー
トインターフェイスでの電位バリヤを克服するのに充分
なほど、印加された電界によって付勢された電荷キャリ
アである。結果として、電荷キャリアは直接ゲート酸化
物内に注入され、ここでそれらはその後捕捉されたまま
である。このため、トランジスタのゲート動作特性はト
ランジスタの動作寿命にわたって意図された公称値から
漸進的に劣化していく。
の付近のホットキャリアの発生の結果として、それほど
突然ではないが同様に有害なショートチャンネル効果が
発生する。ホットキャリアとは、酸化物／サブストレー
トインターフェイスでの電位バリヤを克服するのに充分
なほど、印加された電界によって付勢された電荷キャリ
アである。結果として、電荷キャリアは直接ゲート酸化
物内に注入され、ここでそれらはその後捕捉されたまま
である。このため、トランジスタのゲート動作特性はト
ランジスタの動作寿命にわたって意図された公称値から
漸進的に劣化していく。
ショートチャンネル効果はまたトランジスタ内に確立さ
れた電界の強度を減少するように、印加された動作電位
差を減少することによって典型的に処理される。さらに
、パンチスルー効果は特に、一般にチャンネル領域内の
ドープの濃度を増加することによって処理される。これ
は重なったソースおよびドレイン空乏領域を確立するた
めに必要とされる動作電位差の増加を結果としてもたら
す。
れた電界の強度を減少するように、印加された動作電位
差を減少することによって典型的に処理される。さらに
、パンチスルー効果は特に、一般にチャンネル領域内の
ドープの濃度を増加することによって処理される。これ
は重なったソースおよびドレイン空乏領域を確立するた
めに必要とされる動作電位差の増加を結果としてもたら
す。
ホットキャリア効果はさらに、特にトランジスタ内の最
も大きな電界強度が発生する点に最も近いゲート酸化物
／サブストレートインターフェイスに非常に浅い軽くド
ープされたドレイン（ＬＤＤ）領域を設けることによっ
て処理されてもよい。
も大きな電界強度が発生する点に最も近いゲート酸化物
／サブストレートインターフェイスに非常に浅い軽くド
ープされたドレイン（ＬＤＤ）領域を設けることによっ
て処理されてもよい。
ＬＤＤ領域で建造された素子は米国特許第４，２８２．
６４８号および第４，３６６．６１３号に示される。こ
のような軽くドープされた領域を設けることは酸化物／
サブストレートインターフェイスに近接した電界強度を
効果的に減少させる。
６４８号および第４，３６６．６１３号に示される。こ
のような軽くドープされた領域を設けることは酸化物／
サブストレートインターフェイスに近接した電界強度を
効果的に減少させる。
典型的には、軽くドープされたドレイン領域はドレイン
からチャンネルへのインターフェイスの他の電気的特性
のすべてに最少の衝撃を与えるように非常に浅く、かつ
軽くドープされたドレイン領域内の電界強度の対応する
減少を最大にするために非常に薄くドープされている。
からチャンネルへのインターフェイスの他の電気的特性
のすべてに最少の衝撃を与えるように非常に浅く、かつ
軽くドープされたドレイン領域内の電界強度の対応する
減少を最大にするために非常に薄くドープされている。
この電界強度の減少はゲート酸化物内に注入される電荷
キャリアの数の対応する減少とともに、酸化物／サブス
トレートインターフェイスでの電荷キャリアへのエネル
ギの転移を直接減少させる。サブストレート内のより深
いところでのホットキャリアの発生は、それらがソース
とドレイン領域の間を動く一方でチャンネル内に留まっ
ているので、一般に関心事でない。実際、ソースとドレ
イン領域の間で最適には最高の速度で電荷キャリアを動
かすのに十分な電界強度を利用するために、許容できる
結果としてサブストレート内にいくらかのホットキャリ
アが発生することが好ましい。
キャリアの数の対応する減少とともに、酸化物／サブス
トレートインターフェイスでの電荷キャリアへのエネル
ギの転移を直接減少させる。サブストレート内のより深
いところでのホットキャリアの発生は、それらがソース
とドレイン領域の間を動く一方でチャンネル内に留まっ
ているので、一般に関心事でない。実際、ソースとドレ
イン領域の間で最適には最高の速度で電荷キャリアを動
かすのに十分な電界強度を利用するために、許容できる
結果としてサブストレート内にいくらかのホットキャリ
アが発生することが好ましい。
成る応用では、一般に上で述べられた問題を取扱うのに
、動作電位差の減少は受入れられる解決策ではない。む
しろ、共通サブストレート上にある少なくともいくつか
のトランジスタが実質的に増加した動作電位差から動作
するように設けなければならない。これらの応用の例は
、電気的にプログラム可能なリードオンリメモリ（ＥＦ
ＲＯＭ）および浮動ゲート電気的消去可能プログラム可
能リードオンリメモリ（ＥＥＦＲＯＭ）などのプログラ
ム可能なメモリ素子である。これらの応用においてはメ
モリセルとして利用されるトランジスタのバッキング密
度を大いに増加したいという積極的な要求がある。しか
しながら、同時に、それらの対応するメモリセルがプロ
グラムされまた、応用可能なところでは、電気的に消去
されるときにはいつでも求められるように、トランジス
タによって高い電圧が許容されることが積極的に求めら
れる。典型的には現在のＥＦＲＯＭ素子はプログラムを
行なうために１０ないし２０ボルトのプログラム電圧を
必要とする。ＥＥＰＲＯＭ素子は典型的には１５ないし
２５ボルトの間のプログラムおよび消去電圧を必要とす
る。
、動作電位差の減少は受入れられる解決策ではない。む
しろ、共通サブストレート上にある少なくともいくつか
のトランジスタが実質的に増加した動作電位差から動作
するように設けなければならない。これらの応用の例は
、電気的にプログラム可能なリードオンリメモリ（ＥＦ
ＲＯＭ）および浮動ゲート電気的消去可能プログラム可
能リードオンリメモリ（ＥＥＦＲＯＭ）などのプログラ
ム可能なメモリ素子である。これらの応用においてはメ
モリセルとして利用されるトランジスタのバッキング密
度を大いに増加したいという積極的な要求がある。しか
しながら、同時に、それらの対応するメモリセルがプロ
グラムされまた、応用可能なところでは、電気的に消去
されるときにはいつでも求められるように、トランジス
タによって高い電圧が許容されることが積極的に求めら
れる。典型的には現在のＥＦＲＯＭ素子はプログラムを
行なうために１０ないし２０ボルトのプログラム電圧を
必要とする。ＥＥＰＲＯＭ素子は典型的には１５ないし
２５ボルトの間のプログラムおよび消去電圧を必要とす
る。
小さいセルジオメトリ−の、高速トランジスタは、好ま
しくは実質的には５ボルトよりも低い、典型的には２な
いし４ボルトのオーダの電圧で動作されるので、それら
は用いられることができない。代わりに、大いに異なっ
た深い接合トランジスタを存し大きなセルのジオメトリ
−を宵するトランジスタが典型的には利用されるので、
そのより長いチャンネル長さで、高いプログラムおよび
消去電圧がより良く許容される。しかしながら、これは
同一のモノリジックなメモリチップ上の高速の最適化さ
れたトランジスタジオメトリ−のトランジスタの使用を
典型的には妨げるかまたは実質的に複雑にする。こうし
て、全体の素子のメモリ容量を実質的に犠牲にし、また
回路の性能を実質的に減少して、高い電圧の許容が得ら
れる。特に高い電圧の許容のために必要とされるところ
で、大きなセルジオメトリ−のトランジスタとモノリジ
ックに、実質的に小さいセルジオメトリ−の高速トラン
ジスタが用いられ得るならば、この結果は所望され得る
ものではない。
しくは実質的には５ボルトよりも低い、典型的には２な
いし４ボルトのオーダの電圧で動作されるので、それら
は用いられることができない。代わりに、大いに異なっ
た深い接合トランジスタを存し大きなセルのジオメトリ
−を宵するトランジスタが典型的には利用されるので、
そのより長いチャンネル長さで、高いプログラムおよび
消去電圧がより良く許容される。しかしながら、これは
同一のモノリジックなメモリチップ上の高速の最適化さ
れたトランジスタジオメトリ−のトランジスタの使用を
典型的には妨げるかまたは実質的に複雑にする。こうし
て、全体の素子のメモリ容量を実質的に犠牲にし、また
回路の性能を実質的に減少して、高い電圧の許容が得ら
れる。特に高い電圧の許容のために必要とされるところ
で、大きなセルジオメトリ−のトランジスタとモノリジ
ックに、実質的に小さいセルジオメトリ−の高速トラン
ジスタが用いられ得るならば、この結果は所望され得る
ものではない。
発明の要約
したがってこの発明の目的は一般的な使用が可能であり
かつ先行技術に関連した上述の問題を克服する、可変チ
ャンネル長さのトランジスタジオメトリ−を提供するこ
とである。
かつ先行技術に関連した上述の問題を克服する、可変チ
ャンネル長さのトランジスタジオメトリ−を提供するこ
とである。
これはこの発明によって以下のような電界効果素子を提
供することによって達成される。すなわち、素子内に予
め定められた電界強度を越える電界を形成する予め定め
られたバイアス電位を受け、この素子は第１の導電型の
半導体サブストレート部分を含み、サブストレート部分
は主表面を有し、また主表面に近接して第２の導電型の
、かつ予め定められたバイアス電位を受取るように適合
された領域を有し、この領域は同様に導電型とより少な
い導電性のサブ領域を含み、サブ領域は少なくとも電界
の予め定められた値を超える部分を受取るように領域内
に位置づけられる。
供することによって達成される。すなわち、素子内に予
め定められた電界強度を越える電界を形成する予め定め
られたバイアス電位を受け、この素子は第１の導電型の
半導体サブストレート部分を含み、サブストレート部分
は主表面を有し、また主表面に近接して第２の導電型の
、かつ予め定められたバイアス電位を受取るように適合
された領域を有し、この領域は同様に導電型とより少な
い導電性のサブ領域を含み、サブ領域は少なくとも電界
の予め定められた値を超える部分を受取るように領域内
に位置づけられる。
この発明はまた半導体サブストレートの表面に電界効果
素子を製作する方法を提供し、この方法はサブストレー
トの表面部分上にゲートマスクを形成する段階を含み、
サブストレートの対応する部分は第１の導電型であ、す
、サブストレート内にそれぞれその表面から下に予め定
められた深さで延びる第１と第２の半導体領域を形成す
るために第２の導電型の第１のドーパントを提供する段
階を含み、第１と第２の半導体領域は互いから間隔をあ
けられかつゲートマスクの端縁に関して整列されており
、第１および第２の半導体領域のそれぞれの部分に重な
るようにゲートマスクの端縁と境界を接しかつそれを超
えて延びる境界マスクを形成する段階と、さらにサブス
トレート内に第１と第２の半導体領域のそれぞれの部分
と共存する第３および第４の半導体領域を形成するため
に第２の導電型の第２のドーパントを提供する段階を含
み、第３と第４の半導体領域は互いから間隔をあけられ
かつ境界マスクの端縁に関して整列されておりまたそれ
ぞれサブストレートの表面からおよそ予め定められた深
さで下に延びている。
素子を製作する方法を提供し、この方法はサブストレー
トの表面部分上にゲートマスクを形成する段階を含み、
サブストレートの対応する部分は第１の導電型であ、す
、サブストレート内にそれぞれその表面から下に予め定
められた深さで延びる第１と第２の半導体領域を形成す
るために第２の導電型の第１のドーパントを提供する段
階を含み、第１と第２の半導体領域は互いから間隔をあ
けられかつゲートマスクの端縁に関して整列されており
、第１および第２の半導体領域のそれぞれの部分に重な
るようにゲートマスクの端縁と境界を接しかつそれを超
えて延びる境界マスクを形成する段階と、さらにサブス
トレート内に第１と第２の半導体領域のそれぞれの部分
と共存する第３および第４の半導体領域を形成するため
に第２の導電型の第２のドーパントを提供する段階を含
み、第３と第４の半導体領域は互いから間隔をあけられ
かつ境界マスクの端縁に関して整列されておりまたそれ
ぞれサブストレートの表面からおよそ予め定められた深
さで下に延びている。
こうして、この発明の利点は共通のモノリジックなサブ
ストレート内に製作される高速で小さいセルの、また高
電圧許容性の長いチャネルの電界効果トランジスタのさ
らになる実現のための共通のトランジスタジオメトリ−
を提供するということである。
ストレート内に製作される高速で小さいセルの、また高
電圧許容性の長いチャネルの電界効果トランジスタのさ
らになる実現のための共通のトランジスタジオメトリ−
を提供するということである。
この発明の別の利点は、広く可変のトランジスタジオメ
トリ−の電界効果トランジスタを提供するということで
あり、そのすべての実施例はごくわずかな付加の処理を
必要とするだけで共通のモノリジックなサブストレート
上に同時に製作され得る。
トリ−の電界効果トランジスタを提供するということで
あり、そのすべての実施例はごくわずかな付加の処理を
必要とするだけで共通のモノリジックなサブストレート
上に同時に製作され得る。
この発明のさらなる利点は長いチャンネル形状の電界効
果トランジスタの公称動作において維持され得るゲート
されたダイオードの破壊電圧の実質的な増加を成し遂げ
るということである。
果トランジスタの公称動作において維持され得るゲート
されたダイオードの破壊電圧の実質的な増加を成し遂げ
るということである。
この発明のさらなる利点は、長いおよび短いチャンネル
の電界効果トランジスタの両方においてパンチスルーの
発生なしに公称で維持され得る動作電位差をそれが実質
的に増加させるということである。
の電界効果トランジスタの両方においてパンチスルーの
発生なしに公称で維持され得る動作電位差をそれが実質
的に増加させるということである。
この発明のさらなる利点は、それが高い電位差から動作
される場合でもゲート酸化物内へのホットキャリアの注
入を除去しないまでも実質的に減少させるということで
ある。
される場合でもゲート酸化物内へのホットキャリアの注
入を除去しないまでも実質的に減少させるということで
ある。
この発明のさらな利点は、これがｎ型電界効果トランジ
スタの実現のための製作手順に、またさらに必要とされ
るマスキング工程の最少化を特徴とする最適化された製
作手順を利用して共通のモノリジックサブストレート上
のｎ型およびｐ型トランジスタの両方の実現に容易に適
用可能であるということである。
スタの実現のための製作手順に、またさらに必要とされ
るマスキング工程の最少化を特徴とする最適化された製
作手順を利用して共通のモノリジックサブストレート上
のｎ型およびｐ型トランジスタの両方の実現に容易に適
用可能であるということである。
この発明のさらなる利点は、論理電界効果トランジスタ
応用のすべてに容易に適合できまた特に、高い動作電圧
の許容とそれからの動作を必要とするメモリセルの適用
に容易に適合できるであろう高められた電界効果トラン
ジスタ構造の信頼できる製造を提供するということであ
る。
応用のすべてに容易に適合できまた特に、高い動作電圧
の許容とそれからの動作を必要とするメモリセルの適用
に容易に適合できるであろう高められた電界効果トラン
ジスタ構造の信頼できる製造を提供するということであ
る。
この発明のこれらのおよび付随する利点は添付の図面と
関連して考慮されるこの発明の以下の詳細な説明を参照
してより良く理解されまたそれによって容易に認められ
明らかとなるであろう。図において同様の参照番号は図
面を通じて同様の部分を示す。
関連して考慮されるこの発明の以下の詳細な説明を参照
してより良く理解されまたそれによって容易に認められ
明らかとなるであろう。図において同様の参照番号は図
面を通じて同様の部分を示す。
発明の詳細な説明
この発明のトランジスタジオメトリ−特性の適切な局面
は関連の相補型チャンネル型ＦＥＴ素子とともにＥＥＰ
ＲＯＭ素子で例証されており、これらは両方とも一般に
第１図に示されるように参照番号１０で示される。した
がって、この発明の好ましい実施例はＥＥＰＲＯＭメモ
リセルである。
は関連の相補型チャンネル型ＦＥＴ素子とともにＥＥＰ
ＲＯＭ素子で例証されており、これらは両方とも一般に
第１図に示されるように参照番号１０で示される。した
がって、この発明の好ましい実施例はＥＥＰＲＯＭメモ
リセルである。
明瞭にするために、ＥＥＦＲＯＭゲートコンタクト構造
は第１図では一般的に示されるのみである。
は第１図では一般的に示されるのみである。
この発明と組合わされて利用される好ましいＥＥＦＲＯ
Ｍゲート構造およびその製造の好ましい態様は、「改良
されたＥＥＦＲＯＭセルおよびその製造方法」 （“Ｉ
ＩＩｐｒｏｖｅｄ ＥＥＰＲＯＭ Ｃｅ１ｌ ａｎｄ
Ｍｅｔｈ。
Ｍゲート構造およびその製造の好ましい態様は、「改良
されたＥＥＦＲＯＭセルおよびその製造方法」 （“Ｉ
ＩＩｐｒｏｖｅｄ ＥＥＰＲＯＭ Ｃｅ１ｌ ａｎｄ
Ｍｅｔｈ。
ｄ ｏｆ’ Ｍａｎｕｆ’ａｃｔｕｒｅ’ ）と顕され
この発明の譲受人に譲り受けられた、１９８５年５月２
９日出願の特許出願連続番号筒７３８．９１９号（Ａ３
３０）に開示されている。ＥＥＦＲＯＭゲート電極構造
の上述の開示は特にここで引用により援用される。
この発明の譲受人に譲り受けられた、１９８５年５月２
９日出願の特許出願連続番号筒７３８．９１９号（Ａ３
３０）に開示されている。ＥＥＦＲＯＭゲート電極構造
の上述の開示は特にここで引用により援用される。
しかしながらこの発明は、ＥＥＦＲＯＭ素子での使用の
みに制限されるもｐと狭く解釈されてはならない。この
発明はより広い応用が可能である。
みに制限されるもｐと狭く解釈されてはならない。この
発明はより広い応用が可能である。
特に、この発明は小さいセルジオメトリ−１高いスイッ
チング速度および高い電圧許容のトランジスタの使用が
所望されるすべての応用において用いるのに適している
。
チング速度および高い電圧許容のトランジスタの使用が
所望されるすべての応用において用いるのに適している
。
さて第１図の例示のＥＥＦＲＯＭトランジスタを考慮す
ると、硼素等のｐ型不純物の約８Ｘ１０Ｉ４ｃｍ−’の
公称本体ドープ濃度を有する、好ましくはシリコンのサ
ブストレート１２が示される。ウェル領域１４はサブス
トレート１２内にその表面部分に近接して設けられてい
る。ウェル領域１４は燐等の不純物を提供することによ
って約８×１０１４ ｃｍ−３のドープ濃度まで好まし
くはｎ型にドープされている。それぞれＮおよびＰチャ
ンネルトランジスタのディスクリートの製作のための表
面区域領域１５および１７を規定するために、ウェル領
域１４の周囲と他の表面部分区域にフィールド酸化物部
分１６が好ましくは設けられる。
ると、硼素等のｐ型不純物の約８Ｘ１０Ｉ４ｃｍ−’の
公称本体ドープ濃度を有する、好ましくはシリコンのサ
ブストレート１２が示される。ウェル領域１４はサブス
トレート１２内にその表面部分に近接して設けられてい
る。ウェル領域１４は燐等の不純物を提供することによ
って約８×１０１４ ｃｍ−３のドープ濃度まで好まし
くはｎ型にドープされている。それぞれＮおよびＰチャ
ンネルトランジスタのディスクリートの製作のための表
面区域領域１５および１７を規定するために、ウェル領
域１４の周囲と他の表面部分区域にフィールド酸化物部
分１６が好ましくは設けられる。
濃くドープされたｎ型ソース領域１８およびドレイン領
域２０がＮチャンネルトランジスタ区域内の半導体表面
に設けられる。ソースおよびドレイン領域のドープのレ
ベルは好ましくはたとえば砒素不純物を利用してＩＸＩ
Ｑ”ａｍ−”よりも上である。好ましくは燐不純物で約
５×１０１４ｃｍ−’のレベルまでドープされたソース
およびドレイン拡張領域２２および２４はそれぞれソー
スおよびドレイン領域１８および２０を互いに向かって
電気的に延長するように設けられ、約０゜７５ないし３
．０μｍの長さを有するチャンネル領域３４を規定する
。ＥＥＦＲＯＭゲート電極３８および４２が酸化物４６
の層内に設けられてチャンネル領域３４に重なる。ＥＥ
ＦＲＯＭゲート構造と一致して、ゲートコンタクト５０
がゲート電極４２の最も上に設けられ一方下部のゲート
電極３８を本質的に酸化物４６内に電気的に分離された
ままにする。ＮチャンネルＥＥＦＲＯＭ）ランジスタは
それぞれソースおよびドレイン領域１８および２０にソ
ースおよびドレインコンタクト４８および５２をそれぞ
れ設けることによって実質的に完成される。
域２０がＮチャンネルトランジスタ区域内の半導体表面
に設けられる。ソースおよびドレイン領域のドープのレ
ベルは好ましくはたとえば砒素不純物を利用してＩＸＩ
Ｑ”ａｍ−”よりも上である。好ましくは燐不純物で約
５×１０１４ｃｍ−’のレベルまでドープされたソース
およびドレイン拡張領域２２および２４はそれぞれソー
スおよびドレイン領域１８および２０を互いに向かって
電気的に延長するように設けられ、約０゜７５ないし３
．０μｍの長さを有するチャンネル領域３４を規定する
。ＥＥＦＲＯＭゲート電極３８および４２が酸化物４６
の層内に設けられてチャンネル領域３４に重なる。ＥＥ
ＦＲＯＭゲート構造と一致して、ゲートコンタクト５０
がゲート電極４２の最も上に設けられ一方下部のゲート
電極３８を本質的に酸化物４６内に電気的に分離された
ままにする。ＮチャンネルＥＥＦＲＯＭ）ランジスタは
それぞれソースおよびドレイン領域１８および２０にソ
ースおよびドレインコンタクト４８および５２をそれぞ
れ設けることによって実質的に完成される。
同様に、Ｐチャンネルトランジスタのために、高くドー
プされたｐ型ソースおよびドレイン領域２６および２８
が半導体サブストレート１２の表面区域１７でＮウェル
１４内に設けられる。ソースおよびドレイン領域２６お
よび２８は、主としてＢＦ２不純物の注入を介して５×
１０１４ ｃｍ−３のドープ濃度で好ましくは設けられ
る。ソースおよびドレイン拡張領域３０および３２がそ
れぞれソースおよびドレイン領域２６および２８に近接
して設けられ、約０．７５ないし３６０μｍのチャンネ
ル長さのチャンネル３６を規定するように位置づけられ
る。これらの拡張領域３０および３２は硼素不純物を利
用して好ましくはＩＸＯ” ｃｍ−”のドープ濃度で設
けられる。
プされたｐ型ソースおよびドレイン領域２６および２８
が半導体サブストレート１２の表面区域１７でＮウェル
１４内に設けられる。ソースおよびドレイン領域２６お
よび２８は、主としてＢＦ２不純物の注入を介して５×
１０１４ ｃｍ−３のドープ濃度で好ましくは設けられ
る。ソースおよびドレイン拡張領域３０および３２がそ
れぞれソースおよびドレイン領域２６および２８に近接
して設けられ、約０．７５ないし３６０μｍのチャンネ
ル長さのチャンネル３６を規定するように位置づけられ
る。これらの拡張領域３０および３２は硼素不純物を利
用して好ましくはＩＸＯ” ｃｍ−”のドープ濃度で設
けられる。
ＰチャンネルトランジスタのためのＭＯ５ＦＥＴゲート
構造はチャンネル領域３６に重なるように酸化物層４６
内に懸下される分離されたおよび制御ゲート４０を設け
ることによって完了する。
構造はチャンネル領域３６に重なるように酸化物層４６
内に懸下される分離されたおよび制御ゲート４０を設け
ることによって完了する。
最後に、ソース５４、ゲート５６およびドレインコンタ
クト５８がソース領域２６、制御ゲート４０およびドレ
イン領域２８に導通経路を提供する。
クト５８がソース領域２６、制御ゲート４０およびドレ
イン領域２８に導通経路を提供する。
第２図を参照すると、この発明に従って建造されたトラ
ンジスタの動作状態が例示される。この発明の適切な局
面を不明瞭にすることがないように、示されたゲート構
造は従来のＦＥＴ素子のそれまで簡潔化されている。さ
らに、Ｐチャンネル素子の動作は全く類似しているので
、Ｎチャンネル素子６０の動作のみが説明される。第２
図をより詳細に考慮すると、好ましいトランジスタのジ
オメトリ−は、ソースおよびドレイン領域１８および２
０の接合の深さに密に整合する接合深さｒｊ を有する
ソースおよびドレイン拡張領域２２および２４を用いて
いる。ドレイン２０に関して正に基準にされたソースお
よびドレインコンタクト４８および５２の間に動作電位
差を印加することにより、かつゲートコンタクト５０′
およびそれによってゲート電極３８′に小さな正の電圧
電位を印加することにより、ソース６６、ソース拡張６
８、チャンネル７０、ドレイン拡張６４およびドレイン
空乏領域６２が形成される。この発明のソースおよびド
レインの拡張領域２０および２４がソースおよびドレイ
ン領域１８および２０のそれよりも大いに薄いトープ濃
度を有することを除いては、ＦＥＴ素子６０の寸法は、
高速動作のために選択されるときには、好ましくは従来
ならばショートチャンネル素子として分類されるであろ
うようなものであり、代わりに高電圧動作のために選択
されるときには、ロングチャンネル素子のそれである。
ンジスタの動作状態が例示される。この発明の適切な局
面を不明瞭にすることがないように、示されたゲート構
造は従来のＦＥＴ素子のそれまで簡潔化されている。さ
らに、Ｐチャンネル素子の動作は全く類似しているので
、Ｎチャンネル素子６０の動作のみが説明される。第２
図をより詳細に考慮すると、好ましいトランジスタのジ
オメトリ−は、ソースおよびドレイン領域１８および２
０の接合の深さに密に整合する接合深さｒｊ を有する
ソースおよびドレイン拡張領域２２および２４を用いて
いる。ドレイン２０に関して正に基準にされたソースお
よびドレインコンタクト４８および５２の間に動作電位
差を印加することにより、かつゲートコンタクト５０′
およびそれによってゲート電極３８′に小さな正の電圧
電位を印加することにより、ソース６６、ソース拡張６
８、チャンネル７０、ドレイン拡張６４およびドレイン
空乏領域６２が形成される。この発明のソースおよびド
レインの拡張領域２０および２４がソースおよびドレイ
ン領域１８および２０のそれよりも大いに薄いトープ濃
度を有することを除いては、ＦＥＴ素子６０の寸法は、
高速動作のために選択されるときには、好ましくは従来
ならばショートチャンネル素子として分類されるであろ
うようなものであり、代わりに高電圧動作のために選択
されるときには、ロングチャンネル素子のそれである。
経験上ではある力ぐ従来から受入れられているショート
チャンネルトランジスタの定義は、論理チャンネル動作
の特性が依然として観察され得る最少のチャンネル長さ
しに基づいた分割線を確立する。この発明では、チャン
ネル長さしはソースおよびドレイン拡張領域２２および
２４の最も近いそれぞれに近接する端縁の間で測定され
る。長いチャンネルの特性を表わす所望のトランジスタ
ジオメトリ−のための最少のチャンネル長さしｍｉｎは
以下の経験的な等式１で決定されるだろう。
チャンネルトランジスタの定義は、論理チャンネル動作
の特性が依然として観察され得る最少のチャンネル長さ
しに基づいた分割線を確立する。この発明では、チャン
ネル長さしはソースおよびドレイン拡張領域２２および
２４の最も近いそれぞれに近接する端縁の間で測定され
る。長いチャンネルの特性を表わす所望のトランジスタ
ジオメトリ−のための最少のチャンネル長さしｍｉｎは
以下の経験的な等式１で決定されるだろう。
Ｌｍｉｎ ＝０．４ ［ｒｊｄ （Ｗ５＋Ｗｄ）２］１
／３（１）ここでｒ、はソースおよびドレイン領域１８
およコ び２０の接合深さをマイクロメータで示したものであり
、ｄはゲート酸化物７４の厚さをオングストロームで示
し、Ｗ５ はソース領域１８に関連した空乏領域の幅６
６であり、Ｗｄはドレイン領域２０に関連した空乏領域
の幅６２であり、この両者はともにマイクロメータであ
る。半導体の物理（“Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒｓ ” ） （１９８１）の第７
７頁を参照されたい。空乏領域幅Ｗ、およびＷ、は以下
の等式２および３から容易に決定さここでＶｂｉは接合
の内部電圧（ｂｕｉｌｔ−Ｉｎ ｖｏｌｔａｇｅ）、ｖ
ａｓはサブストレートバイアス、ε５は半導体サブスト
レートのパーミュティビティ （ｐｅｒｍｕｔｉｖｉｔ
ｙ ） 、ＮＡはサブストレート１２の不純物濃、度で
ある。
／３（１）ここでｒ、はソースおよびドレイン領域１８
およコ び２０の接合深さをマイクロメータで示したものであり
、ｄはゲート酸化物７４の厚さをオングストロームで示
し、Ｗ５ はソース領域１８に関連した空乏領域の幅６
６であり、Ｗｄはドレイン領域２０に関連した空乏領域
の幅６２であり、この両者はともにマイクロメータであ
る。半導体の物理（“Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒｓ ” ） （１９８１）の第７
７頁を参照されたい。空乏領域幅Ｗ、およびＷ、は以下
の等式２および３から容易に決定さここでＶｂｉは接合
の内部電圧（ｂｕｉｌｔ−Ｉｎ ｖｏｌｔａｇｅ）、ｖ
ａｓはサブストレートバイアス、ε５は半導体サブスト
レートのパーミュティビティ （ｐｅｒｍｕｔｉｖｉｔ
ｙ ） 、ＮＡはサブストレート１２の不純物濃、度で
ある。
この発明に従えば、ソースおよびドレイン拡張領域２２
および２４のドープ濃度は、ソースおよびドレイン領域
１８および２０に関して１ないし３のオーダの大きさで
好ましくは減じられる。第２図に例示されるように、ソ
ースおよびドレイン拡張領域２２および２４に関連した
空乏領域６８および６４は、このため空乏領域６６およ
び６２に関していくらか減じられている。拡張領域２２
および２４内のドープ密度が充分減じられているかもし
れないので、空乏領域の幅を計算するための急峻な接合
の仮定はもはや正確でないかもしれない。したがって、
空乏領域６８および６４の幅は等式４および５を用いて
正確に計算されるだろここでＮｏはソースおよびドレイ
ン拡張領域２２および２４のドナー不純物濃度である。
および２４のドープ濃度は、ソースおよびドレイン領域
１８および２０に関して１ないし３のオーダの大きさで
好ましくは減じられる。第２図に例示されるように、ソ
ースおよびドレイン拡張領域２２および２４に関連した
空乏領域６８および６４は、このため空乏領域６６およ
び６２に関していくらか減じられている。拡張領域２２
および２４内のドープ密度が充分減じられているかもし
れないので、空乏領域の幅を計算するための急峻な接合
の仮定はもはや正確でないかもしれない。したがって、
空乏領域６８および６４の幅は等式４および５を用いて
正確に計算されるだろここでＮｏはソースおよびドレイ
ン拡張領域２２および２４のドナー不純物濃度である。
この発明によって証明されるわずかではあるが直接の利
益は、特に比較的高いショートチャンネル動作電位の存
在において、ショートチャンネル実施例のＦＥＴ素子６
０の効果的なチャンネル長さし８ｆｆが従来のショート
チャンネル素子に比較して動作電位差の変化でわずかで
はあるが明らかに少ない程度で変化するということであ
る。従来のＦＥＴ素子において、効果的なチャンネル長
さは以下のように規定される。
益は、特に比較的高いショートチャンネル動作電位の存
在において、ショートチャンネル実施例のＦＥＴ素子６
０の効果的なチャンネル長さし８ｆｆが従来のショート
チャンネル素子に比較して動作電位差の変化でわずかで
はあるが明らかに少ない程度で変化するということであ
る。従来のＦＥＴ素子において、効果的なチャンネル長
さは以下のように規定される。
Ｌｅｆｆ −Ｌ Ｖ５−ｙｄ（６）
ここでＬは製作されたチャンネル長さ、ｙ５ はソース
に関連した水平空乏領域幅、ｙ、はドレインに関連した
水平空乏領域幅である。水平空乏幅は以下の等式によっ
て与えられる。
に関連した水平空乏領域幅、ｙ、はドレインに関連した
水平空乏領域幅である。水平空乏幅は以下の等式によっ
て与えられる。
ここでψ はチャンネルサブストレート表面電位である
。等式４および５と７および８を比較することによって
わかるように、水平空乏領域ｙ５およびｙ、は空乏領域
幅Ｗ９ およびＷｄ よりもわずかに少なく、したがっ
て動作電位の同等の変化にわずかながら少なく変化する
。
。等式４および５と７および８を比較することによって
わかるように、水平空乏領域ｙ５およびｙ、は空乏領域
幅Ｗ９ およびＷｄ よりもわずかに少なく、したがっ
て動作電位の同等の変化にわずかながら少なく変化する
。
ゲートコンタクト５０′に印加される電圧電位に依存し
て、チャンネル領域７２が誘導されてもよく、ソースお
よびドレイン拡張領域２２および２４を介してソースお
よびドレイン領域１８および２０の間の制御された導通
を可能にする。チャンネル拡張領域２２．２４の結果と
して負わされるいかなる付加のチャンネル抵抗も、拡張
領域２２および２４のドープ濃度を増加することによっ
て、またその幅をソースおよびドレイン領域１８および
２０の間のチャンネル７２に従って減じることによって
、減じられるだろう。代わりに、チャンネル抵抗をさら
に減じるためにソース拡張領域２２を完全に省略するこ
とができる。
て、チャンネル領域７２が誘導されてもよく、ソースお
よびドレイン拡張領域２２および２４を介してソースお
よびドレイン領域１８および２０の間の制御された導通
を可能にする。チャンネル拡張領域２２．２４の結果と
して負わされるいかなる付加のチャンネル抵抗も、拡張
領域２２および２４のドープ濃度を増加することによっ
て、またその幅をソースおよびドレイン領域１８および
２０の間のチャンネル７２に従って減じることによって
、減じられるだろう。代わりに、チャンネル抵抗をさら
に減じるためにソース拡張領域２２を完全に省略するこ
とができる。
この発明の短いおよび長いチャンネルの実施例にそれぞ
れ関連した、高い動作電位差でのＦＥＴ素子６０の動作
が第３図に例示される。この発明のソースおよびドレイ
拡張領域２２および２４がソースおよびドレイン領域１
Ｂおよび２０に関してより少ないドープ濃度を有するこ
とを除いては、増加した動作電位差は結果として実質的
に増加した空乏領域幅をもたらす。臨界動作電位差より
上では、従来のドレイン空乏領域６３は区域７８におい
て従来のソース領域と関連した空乏領域６８ と重なる
だろう。この状況はバンチスルーとして公知であり、有
効チャンネル長さしｅｆｆ が０まで減じられたときに
起こるものと定義されている。特定のトランジスタジオ
メトリ−ＶＤｐｔのための臨界バンチスルー電圧は所与
のチャンネル長さＬについて等式６．７および８から決
定され得る。
れ関連した、高い動作電位差でのＦＥＴ素子６０の動作
が第３図に例示される。この発明のソースおよびドレイ
拡張領域２２および２４がソースおよびドレイン領域１
Ｂおよび２０に関してより少ないドープ濃度を有するこ
とを除いては、増加した動作電位差は結果として実質的
に増加した空乏領域幅をもたらす。臨界動作電位差より
上では、従来のドレイン空乏領域６３は区域７８におい
て従来のソース領域と関連した空乏領域６８ と重なる
だろう。この状況はバンチスルーとして公知であり、有
効チャンネル長さしｅｆｆ が０まで減じられたときに
起こるものと定義されている。特定のトランジスタジオ
メトリ−ＶＤｐｔのための臨界バンチスルー電圧は所与
のチャンネル長さＬについて等式６．７および８から決
定され得る。
この発明に従えば、ソースおよびドレイン拡張領域２２
および２４はソースおよびドレイン領域１８および２０
と同じドープ密度ではない。代わりに、それらは大いに
薄いドープ密度であり（再び、好ましくは１から３のオ
ーダの大きさで薄い）、かつチャンネル領域３４を排他
的に規定するような、それらのそれぞれのソースおよび
ドレイン領域１８および２０に関する位置づけのために
、それらのドープ密度はソースおよびドレイン空乏領域
ｙ、およびｙｄの水平の範囲に直接影響を及ぼす。等式
７および８から見られるように、ドナー不純物ドープ密
度の減少はｙ、およびｙｄの両方を直接域じる。ドープ
密度の減少、特にドレイン拡張領域２４のそれの減少は
、第３図に見られるように空乏領域６４′のわずかに減
じられた幅を結果としてもたらす。同様に、ソース拡張
領域２２と関連した空乏領域６８の空乏領域幅にも、比
較的少ない程度ではあるが、減少がある。 この発明の
長いチャンネルの実施例においては、水平空乏領域幅の
減少はチャンネルの長さに関しては一般に無視してもよ
い。こうしてパンチスルー電位差の限界はいかなる特定
のチャンネル長さのためにも深いチャンネル注入によっ
て確立されたドープ密度によって確立される。この注入
密度は、次に、ボディ効果（ｂｏｄｙ ｅｆ’ｆｅｃｔ
）として従来から知られている現象によって制限され
る。この現象はドープ密度とチャンネル領域のボリュー
ムの両方に依存する。ボディ効果の結果は再結合または
サブストレートバルクへのドリフトのいずれかによって
、チャンネル領域から電荷キャリアをクリアするのに必
要とされる時間の増加である。こうして、１，５ないし
３，０μｍのチャンネル長さには、チャンネル領域にお
ける約ｌＸｌ０”ｃｍ””の上限が好ましい。
および２４はソースおよびドレイン領域１８および２０
と同じドープ密度ではない。代わりに、それらは大いに
薄いドープ密度であり（再び、好ましくは１から３のオ
ーダの大きさで薄い）、かつチャンネル領域３４を排他
的に規定するような、それらのそれぞれのソースおよび
ドレイン領域１８および２０に関する位置づけのために
、それらのドープ密度はソースおよびドレイン空乏領域
ｙ、およびｙｄの水平の範囲に直接影響を及ぼす。等式
７および８から見られるように、ドナー不純物ドープ密
度の減少はｙ、およびｙｄの両方を直接域じる。ドープ
密度の減少、特にドレイン拡張領域２４のそれの減少は
、第３図に見られるように空乏領域６４′のわずかに減
じられた幅を結果としてもたらす。同様に、ソース拡張
領域２２と関連した空乏領域６８の空乏領域幅にも、比
較的少ない程度ではあるが、減少がある。 この発明の
長いチャンネルの実施例においては、水平空乏領域幅の
減少はチャンネルの長さに関しては一般に無視してもよ
い。こうしてパンチスルー電位差の限界はいかなる特定
のチャンネル長さのためにも深いチャンネル注入によっ
て確立されたドープ密度によって確立される。この注入
密度は、次に、ボディ効果（ｂｏｄｙ ｅｆ’ｆｅｃｔ
）として従来から知られている現象によって制限され
る。この現象はドープ密度とチャンネル領域のボリュー
ムの両方に依存する。ボディ効果の結果は再結合または
サブストレートバルクへのドリフトのいずれかによって
、チャンネル領域から電荷キャリアをクリアするのに必
要とされる時間の増加である。こうして、１，５ないし
３，０μｍのチャンネル長さには、チャンネル領域にお
ける約ｌＸｌ０”ｃｍ””の上限が好ましい。
この発明の短いチャンネルの実施例はボディ効果への減
じられた感度から大いに利益を受ける。
じられた感度から大いに利益を受ける。
チャンネル領域の低いボリュームはチャンネルのドープ
密度に対応する増加を可能にする。こうして、約 、７
５ないし１６５μｍのチャンネル長さには、チャンネル
領域における１×１０Ｉ６１０ｌ６の上限が好ましい。
密度に対応する増加を可能にする。こうして、約 、７
５ないし１６５μｍのチャンネル長さには、チャンネル
領域における１×１０Ｉ６１０ｌ６の上限が好ましい。
加えて、ソースおよびドレイン拡張領域が存在すること
の効果は、増加され゛た可能なチャンネルのドープ密度
の効果に関しては依然としてわずかではあるが、長いチ
ャンネルの実施例のそれと比べて比例的に大きい。
の効果は、増加され゛た可能なチャンネルのドープ密度
の効果に関しては依然としてわずかではあるが、長いチ
ャンネルの実施例のそれと比べて比例的に大きい。
しかしながら、高い動作電位差での動作はパンチスルー
の発生を防ぐ以上のことを要求する。高電圧動作はまた
、ＦＥＴ素子６０が素子６０内で作られる電界に対応す
る最大の動作電圧を許容することを求める。従来のＦＥ
Ｔ素子のドレインサブストレート接合は電界強度に最も
感じやすい。
の発生を防ぐ以上のことを要求する。高電圧動作はまた
、ＦＥＴ素子６０が素子６０内で作られる電界に対応す
る最大の動作電圧を許容することを求める。従来のＦＥ
Ｔ素子のドレインサブストレート接合は電界強度に最も
感じやすい。
印加される動作電位電圧によって許容可能に誘起される
最大の電界強度に対応する臨界接合破壊電たドレイン電
圧電位と等しい。
最大の電界強度に対応する臨界接合破壊電たドレイン電
圧電位と等しい。
この発明に従えば、ピークの電界強度は、特にゲートが
ソース電圧電位に維持されているとき、すなわちゲート
されたダイオード形状であるときに、ドレイン／サブス
トレート接合のゲートに最も近い部分に実質的に位置付
けられることが認められる。この発明によって設けられ
るドレイン拡張領域２４のために、ゲート電極３８−に
最も近い拡張／サブストレート接合付近のドレイン拡張
領域内に最大の電界ξ の大いな減少が得られる。
ソース電圧電位に維持されているとき、すなわちゲート
されたダイオード形状であるときに、ドレイン／サブス
トレート接合のゲートに最も近い部分に実質的に位置付
けられることが認められる。この発明によって設けられ
るドレイン拡張領域２４のために、ゲート電極３８−に
最も近い拡張／サブストレート接合付近のドレイン拡張
領域内に最大の電界ξ の大いな減少が得られる。
ドレイン拡張領域２４とゲート電極３８゛の並置によっ
て誘起される電界強度の計算は大いに経験的である。し
かしながら、この発明を介して得ることのできる破壊電
圧の増加は、ドレイン拡張領域２４の減じられたドープ
密度を特に考慮に入れることによって、従来のよく特徴
づけられたＦＥＴ索子の性能の特性から直接推定するこ
とができるだろう。
て誘起される電界強度の計算は大いに経験的である。し
かしながら、この発明を介して得ることのできる破壊電
圧の増加は、ドレイン拡張領域２４の減じられたドープ
密度を特に考慮に入れることによって、従来のよく特徴
づけられたＦＥＴ索子の性能の特性から直接推定するこ
とができるだろう。
結果として、この発明に従えばＦＥＴ索子６０の長いチ
ャンネルの実施例および短いチャンネルの実施例の両方
は、パンチスルーの始まる限界に到達するかまたはゲー
トされたダイオードの破壊状態に達する前に、一般に対
応する従来のＦＥＴ素子よりも明らかに大きなそれぞれ
の電位差から動作可能である。これは短いチャンネルの
実施例においては、高速の能力と従来の短いチャンネル
のトランジスタの製造と実質的に同じ容易さを保持しな
がら達成され、さらに、本質的に同一のトランジスタジ
オメトリの同時の製作を可能にしながら、同じモノリジ
ックなサブストレート上に高電圧を許容する長いチャン
ネルの素子を可能にする。
ャンネルの実施例および短いチャンネルの実施例の両方
は、パンチスルーの始まる限界に到達するかまたはゲー
トされたダイオードの破壊状態に達する前に、一般に対
応する従来のＦＥＴ素子よりも明らかに大きなそれぞれ
の電位差から動作可能である。これは短いチャンネルの
実施例においては、高速の能力と従来の短いチャンネル
のトランジスタの製造と実質的に同じ容易さを保持しな
がら達成され、さらに、本質的に同一のトランジスタジ
オメトリの同時の製作を可能にしながら、同じモノリジ
ックなサブストレート上に高電圧を許容する長いチャン
ネルの素子を可能にする。
第４図を考慮すると、好ましい相補型ＦＥＴトランジス
タジオメトリ−の製作の最初の段階が示される。最初の
サブストレート構造８０は、好ましくは、硼素等のｎ型
不純物の存在によって一般に１ｘｌＯ”ｃｍ−’ないし
５×１０１４ ｃｍ−３の範囲の、そして好ましくは５
×１０１４ｃｍ−’ないし１ｘｉｏ” ｃｍ−”の範囲
の背景のドープ密度をｑするサブストレート１２からな
る。従来の製造手順によってサブストレート１２の表面
に好ましくはＮウェル１４が設けられる。
タジオメトリ−の製作の最初の段階が示される。最初の
サブストレート構造８０は、好ましくは、硼素等のｎ型
不純物の存在によって一般に１ｘｌＯ”ｃｍ−’ないし
５×１０１４ ｃｍ−３の範囲の、そして好ましくは５
×１０１４ｃｍ−’ないし１ｘｉｏ” ｃｍ−”の範囲
の背景のドープ密度をｑするサブストレート１２からな
る。従来の製造手順によってサブストレート１２の表面
に好ましくはＮウェル１４が設けられる。
Ｎウェルのドープ密度は、燐等のｎ型不純物を与えるこ
とにより、一般にｌＸｌ０” ｃｍ−”ないしＩＸＩ
Ｏ” ｃｍ−’の範囲の、そして好ましくは５×１０１
４ ｃｍ−’ないしｌＸｌ０”Ｃｍ−’の範囲である。
とにより、一般にｌＸｌ０” ｃｍ−”ないしＩＸＩ
Ｏ” ｃｍ−’の範囲の、そして好ましくは５×１０１
４ ｃｍ−’ないしｌＸｌ０”Ｃｍ−’の範囲である。
Ｎチャンネルトランジスタ区域１５およびＰチャンネル
トランジスタ区域１７が従来の窒化物マスク、部分的な
シリコン酸化手順を用いて製造されそれから窒化物マス
クを剥がすことによって露出されたフィールド酸化物１
６の部分によって範囲を定められる。
トランジスタ区域１７が従来の窒化物マスク、部分的な
シリコン酸化手順を用いて製造されそれから窒化物マス
クを剥がすことによって露出されたフィールド酸化物１
６の部分によって範囲を定められる。
次に好ましくはｎ型不純物による２回のイオン注入が行
なわれてパンチスルードーピングを提供し、またＮチャ
ンネルおよびＰチャンネルトランジスタのしきい値電圧
を調節する。第１の注入は好ましくはパンチスルー注入
である。これは一般に硼素不純物イオンを用いて、５０
ないし１５０ＫｅＶの範囲の、好ましくは約１１０Ｉ（
ｅＶの注入エネルギで行なわれる。注入のエネルギは製
作されるべきソースおよびドレイン領域の接合深さと一
般に整合するように選択される。注入の投与量は、最終
のＮチャンネルトランジスタの高速の短いチャンネルま
たは高電圧の長いチャンネルの動作のためにバンチスル
ー状態への抵抗を最適にするように選択される。好まし
くは、このパンチスルー注入は素子の実際のチャンネル
長さに依存して、長いチャンネル素子では５×１０１４
Ｃｍ−２ないし５×１０１４ ｃｍ−２の間の、そして
短いチャンネル素子ではｌＸｌ０” ｃｍ−２ないし
ｌＸｌ０１２ｃｍ−２の間の投与量で与えられる。好ま
しくは、共通のサブストレート上に長いチャンネルのト
ランジスタと短いチャンネルのトランジスタの両方が製
作されるべきところでは、パンチスルー注入は長いチャ
ンネルの素子のために適当な範囲まで最初に行なわれる
。それから長いチャンネルの素子を覆ってマスクが設け
られ、そして露出された短いチャンネル素子に適当でか
つ所望されるようにパンチスルー注入が続けられる。重
要なことに、これは、高速の高密度ＦＥＴと高電圧を許
容するＦＥＴとを共存させるためにこの発明に関連して
求められる唯一の製造の相違点である。
なわれてパンチスルードーピングを提供し、またＮチャ
ンネルおよびＰチャンネルトランジスタのしきい値電圧
を調節する。第１の注入は好ましくはパンチスルー注入
である。これは一般に硼素不純物イオンを用いて、５０
ないし１５０ＫｅＶの範囲の、好ましくは約１１０Ｉ（
ｅＶの注入エネルギで行なわれる。注入のエネルギは製
作されるべきソースおよびドレイン領域の接合深さと一
般に整合するように選択される。注入の投与量は、最終
のＮチャンネルトランジスタの高速の短いチャンネルま
たは高電圧の長いチャンネルの動作のためにバンチスル
ー状態への抵抗を最適にするように選択される。好まし
くは、このパンチスルー注入は素子の実際のチャンネル
長さに依存して、長いチャンネル素子では５×１０１４
Ｃｍ−２ないし５×１０１４ ｃｍ−２の間の、そして
短いチャンネル素子ではｌＸｌ０” ｃｍ−２ないし
ｌＸｌ０１２ｃｍ−２の間の投与量で与えられる。好ま
しくは、共通のサブストレート上に長いチャンネルのト
ランジスタと短いチャンネルのトランジスタの両方が製
作されるべきところでは、パンチスルー注入は長いチャ
ンネルの素子のために適当な範囲まで最初に行なわれる
。それから長いチャンネルの素子を覆ってマスクが設け
られ、そして露出された短いチャンネル素子に適当でか
つ所望されるようにパンチスルー注入が続けられる。重
要なことに、これは、高速の高密度ＦＥＴと高電圧を許
容するＦＥＴとを共存させるためにこの発明に関連して
求められる唯一の製造の相違点である。
ＮおよびＰチャンネルトランジスタ区域１５および１７
においてサブストレート表面のすぐ下にだけｎ型不純物
を置くために、第２のイオン注入が好ましくは２０ない
し４０ＫｅＶの間の低い注入エネルギで行なわれる。こ
の第２のイオン注入の投与量は、最終トランジスタの両
方のしきい値電圧を、好ましくは約０．６ボルトに、実
質的に規定するように選ばれる。したがって、硼素の不
純物は特定の所望のしきい値電圧に依存して、１ｘｉｏ
” ｃｍ−２ないしｌＸｌ０１２ｃｍ−２の間の投与量
で好ましくは与えられる。
においてサブストレート表面のすぐ下にだけｎ型不純物
を置くために、第２のイオン注入が好ましくは２０ない
し４０ＫｅＶの間の低い注入エネルギで行なわれる。こ
の第２のイオン注入の投与量は、最終トランジスタの両
方のしきい値電圧を、好ましくは約０．６ボルトに、実
質的に規定するように選ばれる。したがって、硼素の不
純物は特定の所望のしきい値電圧に依存して、１ｘｉｏ
” ｃｍ−２ないしｌＸｌ０１２ｃｍ−２の間の投与量
で好ましくは与えられる。
第５図から見られるように、それから従来の処理段階が
行なわれてそれぞれＮおよびＰチャンネルトランジスタ
区域１５および１７に重なるゲート酸化物層７４および
７５とゲート３８′および４０゛が設けられる。好まし
くはゲート酸化物層７４および７５は１５０ないし５０
０オングストロームの範囲の厚さを有する二酸化シリコ
ンである。トランジスタの各々の型（ＮまたはＰ）のた
めのゲート酸化物の厚さは従来の方法で別々に最適化さ
れるだろう。ゲート３８′および４（Ｉは好ましくは約
５．５００オングストロームの厚さを有する多結晶シリ
コンである。
行なわれてそれぞれＮおよびＰチャンネルトランジスタ
区域１５および１７に重なるゲート酸化物層７４および
７５とゲート３８′および４０゛が設けられる。好まし
くはゲート酸化物層７４および７５は１５０ないし５０
０オングストロームの範囲の厚さを有する二酸化シリコ
ンである。トランジスタの各々の型（ＮまたはＰ）のた
めのゲート酸化物の厚さは従来の方法で別々に最適化さ
れるだろう。ゲート３８′および４（Ｉは好ましくは約
５．５００オングストロームの厚さを有する多結晶シリ
コンである。
次にＮチャンネルトランジスタ区域１５上にレジストマ
スク８５が設けられる。次にｎ型不純物８４のイオン注
入が行なわれる。注入のエネルギは制限されているので
、レジストマスク８５、ゲート／酸化物構造４０′、７
５およびフィールド酸化物１６の露出された部分の存在
により、ｎ型不純物８４はＰチャンネルトランジスタ区
域１７の露出された表面区域を通ってウェル領域１４に
注入されるだけである。ｐ型の注入されたイオン８６の
結果として生じる分布は、ゲート／酸化物構造４０゛、
７５の端縁およびフィールド酸化物１６の端縁と近接し
て整列されている。しかしながら注入は好ましくは０．
２ないし０．８μｍの所望の最終の接合深さを提供する
のに充分なエネルギでなければならない。一般にこのイ
オン注入は５×１０１４ ｃｍ−２ないし１ｘｌＯ”
ｃｍ−２の投与量までｐ型不純物を提供するように１０
ないし５０ＫｅＶの範囲内のエネルギで行なわれ、好ま
しくは２０ないし４０ＫｅＶの範囲内のエネルギで行な
われて、０．３ないし０．５μｍの間の最終の接合深さ
のためにｌＸｌ０” ａｍ−２ないし５×１０１４ ａ
ｍ−２の範囲にわたる投与量まで硼素イオンを与える。
スク８５が設けられる。次にｎ型不純物８４のイオン注
入が行なわれる。注入のエネルギは制限されているので
、レジストマスク８５、ゲート／酸化物構造４０′、７
５およびフィールド酸化物１６の露出された部分の存在
により、ｎ型不純物８４はＰチャンネルトランジスタ区
域１７の露出された表面区域を通ってウェル領域１４に
注入されるだけである。ｐ型の注入されたイオン８６の
結果として生じる分布は、ゲート／酸化物構造４０゛、
７５の端縁およびフィールド酸化物１６の端縁と近接し
て整列されている。しかしながら注入は好ましくは０．
２ないし０．８μｍの所望の最終の接合深さを提供する
のに充分なエネルギでなければならない。一般にこのイ
オン注入は５×１０１４ ｃｍ−２ないし１ｘｌＯ”
ｃｍ−２の投与量までｐ型不純物を提供するように１０
ないし５０ＫｅＶの範囲内のエネルギで行なわれ、好ま
しくは２０ないし４０ＫｅＶの範囲内のエネルギで行な
われて、０．３ないし０．５μｍの間の最終の接合深さ
のためにｌＸｌ０” ａｍ−２ないし５×１０１４ ａ
ｍ−２の範囲にわたる投与量まで硼素イオンを与える。
イオン注入に続いて、レジストマスク８５は剥がされ、
サブストレート構造８０の短いアニーリングが行なわれ
て注入されたイオン８６を軽くドライブインおよびアニ
ールし、最初の領域９０を形成する。
サブストレート構造８０の短いアニーリングが行なわれ
て注入されたイオン８６を軽くドライブインおよびアニ
ールし、最初の領域９０を形成する。
第６図に示されるように、それからｎ型不純物８８のブ
ランケットイオン注入が好ましくは行なわれる。この発
明に従えば、注入されたイオン８８はアニールされたｐ
型頭域９０のそれよりも好ましくは約１オーダの大きさ
だけ薄い投与量を与えるように提供される。こうして、
この発明に従えば、このカウンタドープを阻止するため
の付加のマスキング段階は不要である。以前と同様に、
ゲート／酸化物構造３８゛、７４．４（Ｉおよび７５と
フィールド酸化物領域１６がそこより下へのイオン８８
の注入を防ぐ。すなわち、領域９０に注入されたイオン
は、それらの正味の不純物の濃度を重大に変えることの
ない軽いカウンタドープとしてのみ働く。これらのイオ
ンはまたＮチャンネルトランジスタ表面１５の露出され
た表面区域を通して注入され、ゲート／酸化物構造３８
−１７４のそれぞれの端縁と、フィールド酸化物１６と
に整列した注入された分布９２を形成する。一般に、ｎ
型不純物８８が、好ましくは領域９０の接合深さと整合
するように２０ないし１００ＫｅＶの範囲内のエネルギ
で、５Ｘ１０１２ ｃｍ−２ないしｌＸｌ０”ａｍ−２
の間の投与量で注入され、また好ましくは燐イオンが３
０ないし８０ＫｅＶの間のエネルギで注入されて約ｌＸ
ｌ０’’ｃｍ−２ないし５×１０１４ ａｍ−２の投与
量を提供する。
ランケットイオン注入が好ましくは行なわれる。この発
明に従えば、注入されたイオン８８はアニールされたｐ
型頭域９０のそれよりも好ましくは約１オーダの大きさ
だけ薄い投与量を与えるように提供される。こうして、
この発明に従えば、このカウンタドープを阻止するため
の付加のマスキング段階は不要である。以前と同様に、
ゲート／酸化物構造３８゛、７４．４（Ｉおよび７５と
フィールド酸化物領域１６がそこより下へのイオン８８
の注入を防ぐ。すなわち、領域９０に注入されたイオン
は、それらの正味の不純物の濃度を重大に変えることの
ない軽いカウンタドープとしてのみ働く。これらのイオ
ンはまたＮチャンネルトランジスタ表面１５の露出され
た表面区域を通して注入され、ゲート／酸化物構造３８
−１７４のそれぞれの端縁と、フィールド酸化物１６と
に整列した注入された分布９２を形成する。一般に、ｎ
型不純物８８が、好ましくは領域９０の接合深さと整合
するように２０ないし１００ＫｅＶの範囲内のエネルギ
で、５Ｘ１０１２ ｃｍ−２ないしｌＸｌ０”ａｍ−２
の間の投与量で注入され、また好ましくは燐イオンが３
０ないし８０ＫｅＶの間のエネルギで注入されて約ｌＸ
ｌ０’’ｃｍ−２ないし５×１０１４ ａｍ−２の投与
量を提供する。
次にサブストレート１２の表面上に少なくともゲート電
極３８゛および４０″を覆うのに充分な厚さまで酸化物
層が設けられる。好ましくは、この酸化物層は二酸化シ
リコンの従来の液相化学的気相成長（ＬＰＧＶＤ）１．
１ｍよって４．ＯＯＯないし８．０００オングストロー
ムの間の範囲の、かつ好ましくは約６，０００オングス
トロームの厚さまで設けられる。それからＬＰＧＶＤ酸
化物層の反応性イオンエツチングが行なわれてこの酸化
物層のほとんどを除去する。第７図に示されるように、
ゲート／酸化物構造３８′、７４および４０゛、７５に
近接して存在する酸化物側壁スペーサ９６は残り、一方
ＬＰＧＶＤ酸化物層の本質的にすべてがゲート電極３８
′および４０−の上面から除去されている。イオンの注
入された領域９０１９４の上にあるサブストレート表面
の部分もまた露出される。後者の領域９４は酸化物層の
生成と反応性イオンエツチングの段階を通した熱サイク
ルの結果として実質的にアニールされている。
極３８゛および４０″を覆うのに充分な厚さまで酸化物
層が設けられる。好ましくは、この酸化物層は二酸化シ
リコンの従来の液相化学的気相成長（ＬＰＧＶＤ）１．
１ｍよって４．ＯＯＯないし８．０００オングストロー
ムの間の範囲の、かつ好ましくは約６，０００オングス
トロームの厚さまで設けられる。それからＬＰＧＶＤ酸
化物層の反応性イオンエツチングが行なわれてこの酸化
物層のほとんどを除去する。第７図に示されるように、
ゲート／酸化物構造３８′、７４および４０゛、７５に
近接して存在する酸化物側壁スペーサ９６は残り、一方
ＬＰＧＶＤ酸化物層の本質的にすべてがゲート電極３８
′および４０−の上面から除去されている。イオンの注
入された領域９０１９４の上にあるサブストレート表面
の部分もまた露出される。後者の領域９４は酸化物層の
生成と反応性イオンエツチングの段階を通した熱サイク
ルの結果として実質的にアニールされている。
重大なことに、この発明に従えば、酸化物側壁スペーサ
９６は注入された領域９０．９４の対応する部分にわた
って延びる。酸化物側壁スペーサ９６の横方向の範囲は
一般に、ゲート／酸化物構造３８′、７４および４（Ｉ
７５の厚さと、反応性イオンエツチングのエッチ速度と
に依存する。反応性イオンエツチングは毎分３００オン
グストロームないし６００オングストロームの間の範囲
の酸化物除去速度で、好ましくは毎分４００オングスト
ロームないし５００オングストロームの間の速度で行な
われててもよい。ゲート電極３８′、４０′およびゲー
ト酸化物７４．７５の厚さの好ましい範囲では、酸化物
側壁スペーサはゲート電極３８−，４０−の端縁とその
それぞれのＮおよびＰチャンネルトランジスタ表面区域
の最も誓い露出された端縁との間で測定して、好ましく
は０゜３ないし０． ７μｍの範囲である。
９６は注入された領域９０．９４の対応する部分にわた
って延びる。酸化物側壁スペーサ９６の横方向の範囲は
一般に、ゲート／酸化物構造３８′、７４および４（Ｉ
７５の厚さと、反応性イオンエツチングのエッチ速度と
に依存する。反応性イオンエツチングは毎分３００オン
グストロームないし６００オングストロームの間の範囲
の酸化物除去速度で、好ましくは毎分４００オングスト
ロームないし５００オングストロームの間の速度で行な
われててもよい。ゲート電極３８′、４０′およびゲー
ト酸化物７４．７５の厚さの好ましい範囲では、酸化物
側壁スペーサはゲート電極３８−，４０−の端縁とその
それぞれのＮおよびＰチャンネルトランジスタ表面区域
の最も誓い露出された端縁との間で測定して、好ましく
は０゜３ないし０． ７μｍの範囲である。
反応性イオンエツチングに続いて、それからアニーリン
グと薄い炭化物成長の段階が行なわれる。
グと薄い炭化物成長の段階が行なわれる。
アニーリングおよび酸化物成長段階低温の、好ましくは
摂氏７００ないし９５０度の範囲で、乾燥した酸素雰囲
気中で行なわれ、サブストレート１２の全表面にわたっ
て１００ないし２００オングストロームの厚さの範囲の
薄い酸化物層を提供する。アニーリングの結果、注入さ
れたイオン分布９２はサブストレート内で安定にされ、
軽くドープされた領域９４を形成する。薄い酸化物層そ
のものは一般に後続の処理段階の間の不所望の汚染から
サブストレート１２の表面を守るために設けられる。し
かしながら、酸化物層の厚さは後続の製造段階の意図さ
れた結果に重大な影響を与えるには不充分である。次に
第８図に示されるように、第２のレジストマスク１０２
が設けられてＰチャンネル表面区域１７を覆う。それか
らｎ型不純物１００のイオン注入が行なわれる。レジス
トマスク１０２、フィールド酸化物１６の部分、ゲート
／酸化物構造３８′、７４および側壁スペーサ９６の存
在によって、ｎ型不純物１００はｎ型不純物領域９４の
サブ部分内に注入される。好ましくは、注入されたイオ
ン９８は２５ないし５０ＫｅＶの範囲のエネルギで、Ｉ
Ｘｉ Ｏ” ｃｍ−２ないしｌＸｌ０” ｃｍ−２の
間の範囲の投与量で注入され、一般に従来のソースおよ
びドレイン領域に対応する処理の最終の導電性を提供す
る。
摂氏７００ないし９５０度の範囲で、乾燥した酸素雰囲
気中で行なわれ、サブストレート１２の全表面にわたっ
て１００ないし２００オングストロームの厚さの範囲の
薄い酸化物層を提供する。アニーリングの結果、注入さ
れたイオン分布９２はサブストレート内で安定にされ、
軽くドープされた領域９４を形成する。薄い酸化物層そ
のものは一般に後続の処理段階の間の不所望の汚染から
サブストレート１２の表面を守るために設けられる。し
かしながら、酸化物層の厚さは後続の製造段階の意図さ
れた結果に重大な影響を与えるには不充分である。次に
第８図に示されるように、第２のレジストマスク１０２
が設けられてＰチャンネル表面区域１７を覆う。それか
らｎ型不純物１００のイオン注入が行なわれる。レジス
トマスク１０２、フィールド酸化物１６の部分、ゲート
／酸化物構造３８′、７４および側壁スペーサ９６の存
在によって、ｎ型不純物１００はｎ型不純物領域９４の
サブ部分内に注入される。好ましくは、注入されたイオ
ン９８は２５ないし５０ＫｅＶの範囲のエネルギで、Ｉ
Ｘｉ Ｏ” ｃｍ−２ないしｌＸｌ０” ｃｍ−２の
間の範囲の投与量で注入され、一般に従来のソースおよ
びドレイン領域に対応する処理の最終の導電性を提供す
る。
それからレジストマスク１０２はサブストレート１２か
ら剥がされ、Ｎチャンネルソースおよびドレインアニー
リングサイクルが行なわれる。結果として、ソースおよ
びドレイン領域１０４が軽くドープされた領域９４の残
りの部分と密に接触して形成される。注入のエネルギは
好ましくは、不純物９８を、ソースおよびドレイン領域
１０４の接合深さが実質的にソースおよびドレイン拡張
領域９４の接合深さと同じになるような深さまで分布さ
せるように選ばれている。ソースおよびドレイン９８を
領域９４内に効果的に収納するために、またはソースお
よびドレイン接合が初めに領域９４によって確立された
ものよりも深い深さで起こることを可能にするように、
より大きなまたはより少ない注入エネルギとソースおよ
びドレインの熱アニールサイクルの回数が用いられても
よいことが企図される。
ら剥がされ、Ｎチャンネルソースおよびドレインアニー
リングサイクルが行なわれる。結果として、ソースおよ
びドレイン領域１０４が軽くドープされた領域９４の残
りの部分と密に接触して形成される。注入のエネルギは
好ましくは、不純物９８を、ソースおよびドレイン領域
１０４の接合深さが実質的にソースおよびドレイン拡張
領域９４の接合深さと同じになるような深さまで分布さ
せるように選ばれている。ソースおよびドレイン９８を
領域９４内に効果的に収納するために、またはソースお
よびドレイン接合が初めに領域９４によって確立された
ものよりも深い深さで起こることを可能にするように、
より大きなまたはより少ない注入エネルギとソースおよ
びドレインの熱アニールサイクルの回数が用いられても
よいことが企図される。
第９図に示されるように、Ｎチャンネルトランジスタ区
域１５は次にレジストマスク１１０によって覆われ、別
のイオン注入が行なわれる。イオン１０８は、フィール
ド酸化物セクション１６とゲート電極４０′に近接した
酸化物隔壁スペーサ９６とによって規定され得るＰチャ
ンネルトランジスタ区域１７の本質的に露出された表面
区域を通って注入される。こうして、注入されたイオン
の分布１０６はソースおよびドレインの軽くドープされ
た領域９０のそれぞれのサブ部分のみに設けられる。前
と同様に、注入されたイオンの分布１０６は実質的に酸
化物側壁スペーサ９６の端縁と整列している。
域１５は次にレジストマスク１１０によって覆われ、別
のイオン注入が行なわれる。イオン１０８は、フィール
ド酸化物セクション１６とゲート電極４０′に近接した
酸化物隔壁スペーサ９６とによって規定され得るＰチャ
ンネルトランジスタ区域１７の本質的に露出された表面
区域を通って注入される。こうして、注入されたイオン
の分布１０６はソースおよびドレインの軽くドープされ
た領域９０のそれぞれのサブ部分のみに設けられる。前
と同様に、注入されたイオンの分布１０６は実質的に酸
化物側壁スペーサ９６の端縁と整列している。
ｐ型イオン１０８は一般に１０ないし６０ＫｅＶの間の
範囲のエネルギで提供され、好ましくはＢＦ２イオン１
０８が約２５ないし５０ＫｅＶの範囲のエネルギで約ｌ
Ｘｌ０”ないし１×１０１６ｃｍ−２の間の投与量で注
入される。ＢＦ２イオンの選択は、領域９０の接合深さ
と整合するように適当に浅い接合深さで、従来のソース
およびドレイン領域のそれと一般に整合する充分な濃度
まで所望されるｐ型不純物を容易に与えるので、好まれ
る。それから注入されたイオン分布１０６はアニールさ
れて最終のソースおよびドレイン領域１０８を形成する
。ソースおよびドレイン領域１０８のための所望される
低温の短い持続期間のアニールは、他の注入領域へのさ
らなる拡散を最少にするためである。
範囲のエネルギで提供され、好ましくはＢＦ２イオン１
０８が約２５ないし５０ＫｅＶの範囲のエネルギで約ｌ
Ｘｌ０”ないし１×１０１６ｃｍ−２の間の投与量で注
入される。ＢＦ２イオンの選択は、領域９０の接合深さ
と整合するように適当に浅い接合深さで、従来のソース
およびドレイン領域のそれと一般に整合する充分な濃度
まで所望されるｐ型不純物を容易に与えるので、好まれ
る。それから注入されたイオン分布１０６はアニールさ
れて最終のソースおよびドレイン領域１０８を形成する
。ソースおよびドレイン領域１０８のための所望される
低温の短い持続期間のアニールは、他の注入領域へのさ
らなる拡散を最少にするためである。
最後に、第１０図に示されるように、サブストレート１
２の表面上にその最初に酸化物パッシベーション層とし
て別の酸化物層１１２が設けられる。加えて、層１１２
はＥＥＰＲＯＭ素子の制御および分離されたゲート電極
を分離する酸化物層として働いてでもよく、また第１の
相互接続金属化層のための分離層を形成する。このよう
なさらなる処理段階の選択と利用はこの発明の実施から
独立している。
２の表面上にその最初に酸化物パッシベーション層とし
て別の酸化物層１１２が設けられる。加えて、層１１２
はＥＥＰＲＯＭ素子の制御および分離されたゲート電極
を分離する酸化物層として働いてでもよく、また第１の
相互接続金属化層のための分離層を形成する。このよう
なさらなる処理段階の選択と利用はこの発明の実施から
独立している。
例
例１ 短いチャンネル、高速
この発明に従ったトランジスタジオメトリ−を有しかつ
それに従って製造されたＦＥＴが試験された。トランジ
スタは硼素不純物の約８Ｘ１０’’ ｃｍ””の背景ド
ープ濃度を有するｐ型シリコンサブストレート内に製作
された。ｐチャンネルトランジスタｎウェル領域はその
最終のチャンネル領域のサブストレート表面下に３，５
μｍの深さまで形成された。ウェル領域は燐不純物を用
いて約８×１０１４ ｃｍ−２の密度までドープされた
。窒化物マスクが活性トランジスタ領域を規定するため
に置かれ、それに続いてフィールド酸化物が約１．’１
００オングストロームの厚さまで成長された。窒化物の
除去の後、それぞれ硼素不純物を用いて、パンチスルー
およびしきい値電圧調整イオン注入が１１０および３２
Ｋ ｅ Ｖのエネルギで、１×１０１２と５×１０１
４ ｃｍ−２の投与量で行なわれた。それからゲート
酸化物層が約３００オングストロームの厚さまで成長さ
れた。
それに従って製造されたＦＥＴが試験された。トランジ
スタは硼素不純物の約８Ｘ１０’’ ｃｍ””の背景ド
ープ濃度を有するｐ型シリコンサブストレート内に製作
された。ｐチャンネルトランジスタｎウェル領域はその
最終のチャンネル領域のサブストレート表面下に３，５
μｍの深さまで形成された。ウェル領域は燐不純物を用
いて約８×１０１４ ｃｍ−２の密度までドープされた
。窒化物マスクが活性トランジスタ領域を規定するため
に置かれ、それに続いてフィールド酸化物が約１．’１
００オングストロームの厚さまで成長された。窒化物の
除去の後、それぞれ硼素不純物を用いて、パンチスルー
およびしきい値電圧調整イオン注入が１１０および３２
Ｋ ｅ Ｖのエネルギで、１×１０１２と５×１０１
４ ｃｍ−２の投与量で行なわれた。それからゲート
酸化物層が約３００オングストロームの厚さまで成長さ
れた。
ポリシリコン層が生成され、マスクされ、エッチされて
、１．５μｍの長さと５５００オングストロームの厚さ
ををするゲート電極が形成された。
、１．５μｍの長さと５５００オングストロームの厚さ
ををするゲート電極が形成された。
ゲート酸化物層の対応する長さも同時に規定された。硼
素の３０ＫｅＶの、２×１０１４ ｃｍ−２の投与量で
の注入によって、０．４μｍの接合深さを有する軽くド
ープされたソースおよびドレイン領域がそれから形成さ
れた。これに続いて９００℃で３０分間のアニールの段
階があった。それから軽くドープされたＮチャンネルソ
ースおよびドレ“イン領域の注入が、燐不純物を用いて
６０ＫｅＶの注入エネルギで３Ｘ１＋３ｃｍ−２の投与
量を与えて行なわれた。この結果０． ３μｍの接合深
さを有する軽くドープされたソースおよびドレイン領域
がもたらされた。後続の、６，０００オングストローム
の厚さまでの酸化物の生成と、次に行なわれた反応性イ
オンエツチングの段階の結果、ゲート電極のそれぞれの
端縁を越える０゜５μｍの横方向の範囲を有する二酸化
シリコンの側壁スペーサが形成された。それから５０Ｋ
ｅＶのエネルギで７×１０１４ ’ ｃｍ−２の投与量
まで、Ｐチャンネルソースおよびドレイン注入が行なわ
れ、軽くドープされたｎ型領域のそれと近接して整合す
る接合深さを有し、９００℃の温度で２時間にわたって
のドライブインとそれに続く濡れた環境での１０分間の
９００℃のでの酸化の後確立されたドープ密度よりも高
い密度を有する、ｎ型ソースおよびドレイン領域が設け
られた。ｎ型ソースおよびドレイン領域が、６０ＫｅＶ
のエネルギで７×１０１４ Ｃｍ−２の投与量で注入さ
れ、再び軽くドープされたｎ型ソースおよびドレイン領
域のそれと近接に整合する接合深さを有し、しかしそれ
よりも高いドープ密度を有するソースおよびドレイン領
域が設けられた。最後のアニールは９００℃の温度で５
０分にわたって行なわれた。
素の３０ＫｅＶの、２×１０１４ ｃｍ−２の投与量で
の注入によって、０．４μｍの接合深さを有する軽くド
ープされたソースおよびドレイン領域がそれから形成さ
れた。これに続いて９００℃で３０分間のアニールの段
階があった。それから軽くドープされたＮチャンネルソ
ースおよびドレ“イン領域の注入が、燐不純物を用いて
６０ＫｅＶの注入エネルギで３Ｘ１＋３ｃｍ−２の投与
量を与えて行なわれた。この結果０． ３μｍの接合深
さを有する軽くドープされたソースおよびドレイン領域
がもたらされた。後続の、６，０００オングストローム
の厚さまでの酸化物の生成と、次に行なわれた反応性イ
オンエツチングの段階の結果、ゲート電極のそれぞれの
端縁を越える０゜５μｍの横方向の範囲を有する二酸化
シリコンの側壁スペーサが形成された。それから５０Ｋ
ｅＶのエネルギで７×１０１４ ’ ｃｍ−２の投与量
まで、Ｐチャンネルソースおよびドレイン注入が行なわ
れ、軽くドープされたｎ型領域のそれと近接して整合す
る接合深さを有し、９００℃の温度で２時間にわたって
のドライブインとそれに続く濡れた環境での１０分間の
９００℃のでの酸化の後確立されたドープ密度よりも高
い密度を有する、ｎ型ソースおよびドレイン領域が設け
られた。ｎ型ソースおよびドレイン領域が、６０ＫｅＶ
のエネルギで７×１０１４ Ｃｍ−２の投与量で注入さ
れ、再び軽くドープされたｎ型ソースおよびドレイン領
域のそれと近接に整合する接合深さを有し、しかしそれ
よりも高いドープ密度を有するソースおよびドレイン領
域が設けられた。最後のアニールは９００℃の温度で５
０分にわたって行なわれた。
結果として生じたトランジスタのジオメトリ−は１．５
μｍのチャンネル長さを有する素子をもたらした。１３
ボルトＶ、ｓの動作電位差は、パンチスルーの発生、ゲ
ートされたダイオードの破壊または重大な酸化物の充電
なしに容易に支持された。さらに、素子は約２８０ピコ
セカンドと見積られたスイッチング遅延を含む、標準の
ゲートスイッチング特性を表わした。この素子の試験は
、比較できる従来の素子で典型的であるよりも約１オー
ダの大きさで少ない熱電子が発生され、そのためゲート
酸化物内に注入されないことを示した。
μｍのチャンネル長さを有する素子をもたらした。１３
ボルトＶ、ｓの動作電位差は、パンチスルーの発生、ゲ
ートされたダイオードの破壊または重大な酸化物の充電
なしに容易に支持された。さらに、素子は約２８０ピコ
セカンドと見積られたスイッチング遅延を含む、標準の
ゲートスイッチング特性を表わした。この素子の試験は
、比較できる従来の素子で典型的であるよりも約１オー
ダの大きさで少ない熱電子が発生され、そのためゲート
酸化物内に注入されないことを示した。
さらに、素子は比較できる従来の素子に比べて本体の要
因においていかなる重大な変化も示さなかった。
因においていかなる重大な変化も示さなかった。
例２ 短いチャンネル、高速
１．２５μｍのチャンネル長さを有する別のトランジス
タがこの発明に従って製作された。他のすべての重大な
局面では、この製作手順は例１で用いられたのと同じで
あ、る。７ボルトＶ、ｓの電位差での動作は、パンチス
ルーの発生、ゲートされたダイオードの破壊または重大
なゲートされた酸化物の充電なしに容易に支持された。
タがこの発明に従って製作された。他のすべての重大な
局面では、この製作手順は例１で用いられたのと同じで
あ、る。７ボルトＶ、ｓの電位差での動作は、パンチス
ルーの発生、ゲートされたダイオードの破壊または重大
なゲートされた酸化物の充電なしに容易に支持された。
例３ 長いチャンネル、高電圧
２．０μｍのチャンネル長さを有する別のトランジスタ
がこの発明に従って製作された。このチャンネル長さで
は、バンチスルー注入は２×１０”ｃｍ−２の投与量ま
でのみ行なわれた。付加されるチャンネルの長さがバン
チスルーの抵抗に寄与する。他のすべての重大な局面で
は、製作手順は例１で用いられたのと同じである。１５
ボルトＶｏｓの電位差での動作は、バンチスルーの開始
、接合の破壊または重大なゲート酸化物の充電なしに容
易に支持された。
がこの発明に従って製作された。このチャンネル長さで
は、バンチスルー注入は２×１０”ｃｍ−２の投与量ま
でのみ行なわれた。付加されるチャンネルの長さがバン
チスルーの抵抗に寄与する。他のすべての重大な局面で
は、製作手順は例１で用いられたのと同じである。１５
ボルトＶｏｓの電位差での動作は、バンチスルーの開始
、接合の破壊または重大なゲート酸化物の充電なしに容
易に支持された。
例４ 長いチャンネル、高電圧
２．５μｍのチャンネル長さを有する別のトランジスタ
がこの発明に従って製作された。他のすべての重要な局
面で、製作手順は例３で用いられたのと同じである。２
エボルトＶｏｓの電位差での動作は、バンチスルーの開
始、ゲートされたダイオードの破壊または重大なゲート
酸化物充電なしに容易に支持された。
がこの発明に従って製作された。他のすべての重要な局
面で、製作手順は例３で用いられたのと同じである。２
エボルトＶｏｓの電位差での動作は、バンチスルーの開
始、ゲートされたダイオードの破壊または重大なゲート
酸化物充電なしに容易に支持された。
こうして、共通のトランジスタジオメトリ−を共有し、
それぞれ比較的高い動作電位差から動作することができ
る高速の、小さいセルジオメトリ−のＦＥＴと長いチャ
ンネルのＦＥＴの両方と、その最適の製作方法とが述べ
られた。
それぞれ比較的高い動作電位差から動作することができ
る高速の、小さいセルジオメトリ−のＦＥＴと長いチャ
ンネルのＦＥＴの両方と、その最適の製作方法とが述べ
られた。
明らかに、この発明の多くの修正や変更が可能であり、
上述の教示に照らして企図されるであろう。これらの修
正はサブストレートおよびそこに形成される領域の特定
の導電型の変更、特定の用いられる不純物、不純物の濃
度およびその提供の態様、全体を通しての処理の回数お
よび温度などを含んでもよい。さらに、従来の酸化物成
長、リソグラフのマスキング、酸化物のエツチングおよ
び除去の段階は、この発明を不明瞭にしないために説明
されていない。したがって、この発明は上で特定に述べ
られたものだけでなく、添付の特許請求の範囲内で実施
されることが理解されるべきである。
上述の教示に照らして企図されるであろう。これらの修
正はサブストレートおよびそこに形成される領域の特定
の導電型の変更、特定の用いられる不純物、不純物の濃
度およびその提供の態様、全体を通しての処理の回数お
よび温度などを含んでもよい。さらに、従来の酸化物成
長、リソグラフのマスキング、酸化物のエツチングおよ
び除去の段階は、この発明を不明瞭にしないために説明
されていない。したがって、この発明は上で特定に述べ
られたものだけでなく、添付の特許請求の範囲内で実施
されることが理解されるべきである。
第１図はこの発明に従って建造されたＥＥＰＲＯＭメモ
リセルの断面図である。 第２図はその低電圧の動作を例示する、この発明に従り
て建造されたトランジスタの断面図である。 第３図はその高電圧での動作を例示する、第２図のトラ
ンジスタの断面図である。 第４図ないし第９図は好ましい相補型金属酸化物半導体
トランジスタセルの断面図であり、その好ましい製作の
方法を連続した段階で例示する。 第１０図はこの発明に従って製作された好ましい相補型
金属酸化物半導体トランジスタセルの断面図である。 図において、１０はトランジスタジオメトリ−１１２は
サブストレート、１４はウェル領域、１５および１７は
表面区域、１８はソース領域、２０はドレイン領域、２
２はソース拡張領域、２４はドレイン拡張領域、３４は
チャンネル領域、３８および４２はゲート電極、４６は
酸化物層、４８はソースコンタクト、５２はドレインコ
ンタクト、２６はソース領域、４０は制御ゲート、２８
はドレイン領域、７０はチャンネル領域、６２．６６゜
６８．６４は空乏領域、７２はチャンネル領域、６０は
ＦＥＴ素子、６３はドレイン空乏領域、７４．７５はゲ
ート酸化物層、８５はレジストマスク、８４はｐ型不純
物、８６はｐ型注入イオン、１６はフィールド酸化物、
８０はサブストレート構造、８８はｎ型不純物、９６は
酸化物側壁スペーサ、９０．９４はイオン注入された領
域、１００はｎ型不純物、１０２はレジストマスク、１
０８はｐ型イオン、１１２は酸化物層である。 特許出願人 アドバンスト・マイクロ・ディμ（ほか２
名） −□！−１弘′
リセルの断面図である。 第２図はその低電圧の動作を例示する、この発明に従り
て建造されたトランジスタの断面図である。 第３図はその高電圧での動作を例示する、第２図のトラ
ンジスタの断面図である。 第４図ないし第９図は好ましい相補型金属酸化物半導体
トランジスタセルの断面図であり、その好ましい製作の
方法を連続した段階で例示する。 第１０図はこの発明に従って製作された好ましい相補型
金属酸化物半導体トランジスタセルの断面図である。 図において、１０はトランジスタジオメトリ−１１２は
サブストレート、１４はウェル領域、１５および１７は
表面区域、１８はソース領域、２０はドレイン領域、２
２はソース拡張領域、２４はドレイン拡張領域、３４は
チャンネル領域、３８および４２はゲート電極、４６は
酸化物層、４８はソースコンタクト、５２はドレインコ
ンタクト、２６はソース領域、４０は制御ゲート、２８
はドレイン領域、７０はチャンネル領域、６２．６６゜
６８．６４は空乏領域、７２はチャンネル領域、６０は
ＦＥＴ素子、６３はドレイン空乏領域、７４．７５はゲ
ート酸化物層、８５はレジストマスク、８４はｐ型不純
物、８６はｐ型注入イオン、１６はフィールド酸化物、
８０はサブストレート構造、８８はｎ型不純物、９６は
酸化物側壁スペーサ、９０．９４はイオン注入された領
域、１００はｎ型不純物、１０２はレジストマスク、１
０８はｐ型イオン、１１２は酸化物層である。 特許出願人 アドバンスト・マイクロ・ディμ（ほか２
名） −□！−１弘′
Claims (37)
- （１）素子内に電界を形成する予め定められたバイアス
電位を受ける電界効果素子であって、電界は予め定めら
れた値を超え、前記素子は：ａ）第１の導電型の半導体
サブストレート部分を含み、前記サブストレートは主表
面を有し；さらに ｂ）前記予め定められたバイアス電位を受取るように適
合された、前記主表面に近接した第２の導電型の第１の
領域を含み、前記第１の領域は同様の導電型とより薄い
ドープ密度の第１のサブ領域を含み、前記第１のサブ領
域は前記第１のサブ領域が電界の少なくとも前記予め定
められた値を含みまたそれを超える部分を受取るように
前記領域内に位置付けられている、電界効果素子。 - （２）前記サブストレート内に、その間にチャンネル領
域を規定するように前記主表面に近接しかつ前記第１の
領域から間隔をあけられた第２の領域をさらに含む、特
許請求の範囲第１項に記載の素子。 - （３）前記第１および第２の領域にそれぞれ関連して前
記サブストレート内に空乏領域が形成され、また前記第
１のサブ領域は前記第１の領域に関して充分に薄いドー
プ密度であり、かつ前記チャンネル領域は前記空乏領域
の重なりを防ぐのに十分な長さとドープ密度である、特
許請求の範囲第２項に記載の素子。 - （４）前記サブ領域は前記主表面に近接して、前記チャ
ネル領域と前記第１の領域の残余の部分との間に位置付
けられ、かつ前記チャネル領域と前記第１の領域の残余
の部分の間の前記第１のサブ領域の範囲と組合わさって
充分にサブストレート内に延び、前記第１の領域が露出
される最大の電界強度を前記予め定められた値よりも少
なくする、特許請求の範囲第３項に記載の素子。 - （５）トランジスタ動作を可能にするように前記チャン
ネル領域に重なるゲートをさらに含む、特許請求の範囲
第４項に記載の素子。 - （６）前記チャンネル領域のドープ密度が、前記サブス
トレートの残余の部分のそれよりも大きい、特許請求の
範囲第５項に記載の素子。 - （７）前記第２の領域が同様の導電型とより薄いドープ
密度の第２のサブ領域を含み、前記第２のサブ領域は前
記第２の領域の残余の部分と前記チャンネル領域の間に
介在する、特許請求の範囲第６項に記載の素子。 - （８）前記第１および第２のサブ領域は前記チャンネル
領域の最大の深さを超える深さまで前記サブストレート
内に延びる、特許請求の範囲第７項に記載の素子。 - （９）前記第１および第２のサブ領域は、前記第１およ
び第２の領域の残余の部分のそれと一般に整合する深さ
で前記サブストレート内に延びる、特許請求の範囲第８
項に記載の素子。 - （１０）予め定められたバイアス電位差で動作可能な電
界効果トランジスタであって： ａ）主表面を有する半導サブストレートを含み、前記サ
ブストレートは第１の導電型であり：ｂ）前記サブスト
レート内にその主表面に近接して配置された第１および
第２の領域を含み、前記第１および第２の領域はチャン
ネル領域によって互いから間隔をあけられ、前記第１お
よび第２の領域は第２の導電型でありかつ前記チャンネ
ル領域のそれよりも大きなドープ密度を有し；さらに ｃ）前記サブストレート内にその主表面に近接して設け
られた第３および第４の領域を含み、前記第３および第
４の領域は前記第２の導電型でありかつ前記第１および
第２の領域のそれよりも濃いドープ密度を有し、前記第
３および第４の領域とのサブストレートインターフェイ
スでの電界が前記予め定められた強度より少なくなるよ
うに、前記第１および第２の領域の部分がそれぞれ前記
第３および第４の領域と関連しかつその間に介在する、
電界効果トランジスタ。 - （１１）前記バイアス電位差が前記第３および第４の領
域にそれぞれ関連する空乏領域の形成を誘起し、かつ前
記空乏領域が重なっている、特許請求の範囲第１０項に
記載のトランジスタ。 - （１２）前記第１および第２の領域のドープ密度が、１
５ボルトを超えるゲートされたダイオードの破壊に抵抗
するように、前記第３および第４の領域に関して充分に
減じられている、特許請求の範囲第１１項に記載のトラ
ンジスタ。 - （１３）前記第１および第２の領域と前記チャンネル領
域とのそれぞれのドープ密度が、前記第３および第４の
領域の間で前記予め定められたバイアス電位差が７ボル
トを超え、かつ前記チャンネルの長さが約１．５μｍよ
り少ないときの動作を可能にするようなものである、特
許請求の範囲第１２項に記載のトランジスタ。 - （１４）前記第１および第２の領域と前記チャンネル領
域とのそれぞれのドープ密度が、前記予め定められたバ
イアス電位差が前記第３および第４の領域の間で１５ボ
ルトを超え、かつ前記チャンネルの長さが約２．５μｍ
より少ないとき前記トランジスタの動作を可能にするよ
うなものである、特許請求の範囲第１２項に記載のトラ
ンジスタ。 - （１５）トランジスタ内で最大を有する等級的な強度の
電界を形成する予め定められたバイアス電位差からの動
作が可能な電界効果トランジスタであって： ａ）第１の導電型の半導体材料のサブストレートを含み
、前記サブストレートは主表面を有し；ｂ）前記主表面
に重なりかつ前記サブストレート内に一般にチャンネル
領域を規定するゲートと； ｃ）前記主表面に、前記チャンネル領域を含む前記サブ
スレートの介在する部分によってそれぞれ間隔をあけら
れて設けられた第１と第２の主な領域を含み、前記主な
領域は第２の導電型でありかつ前記サブストレートおよ
び前記主要な領域の関連した導電型に対応する第１の逆
破壊電圧を有し；さらに ｄ）前記第１および第２の主要な領域にそれぞれ近接し
て設けられかつその間に前記チャンネル領域を規定する
第１および第２の二次的な領域を含み、前記二次的な領
域は前記主要な領域に関して同様の導電型でかつより少
ない導電性であり、かつ前記サブストレートおよび前記
第２の領域の関連した導電型と対応する第２の逆破壊電
圧を有し、前記第２の逆破壊電圧は前記第１の逆破壊電
圧または前記バイアス電位のいずれかより大きい大きさ
を有し、前記第１および第２の二次的な領域は前記主表
面に設けられかつそこから前記チャンネルの対応する寸
法よりも大きな深さまで延びている、電界効果トランジ
スタ。 - （１６）前記チャンネル領域は前記第１および第２の主
要なおよび二次的な領域に従って、約０．７５ないし３
．０μｍの範囲の長さを有し、前記サブストレートは約
８×１０＾１＾４ｃｍ＾−＾３の背景のドープ密度を有
するシリコンであり、前記第１および第２の主要な領域
は約１×１０＾２＾０ｃｍ＾−＾３を超えるドープ密度
を有し、かつ前記第１および第２の領域は前記第１およ
び第２の主要な領域のそれよりも約１ないし３のオーダ
の大きさで少ないドープ密度を有しかつ前記主表面の下
に約０．３ないし０．８μｍの範囲の深さに延びる、特
許請求の範囲第１５項に記載のトランジスタ。 - （１７）半導体サブストレートの表面に電界効果素子を
製造する方法であって： ａ）前記サブストレートの表面部分上にゲートマスクを
形成する段階を含み、前記サブストレートの対応する部
分は第１の導電型であり；ｂ）前記サブストレート内に
その表面から下に予め定められた深さまでそれぞれ延び
る第１および第２の半導体領域を形成するために、第２
の導電型の第１のドーパントを与える段階を含み、前記
第１および第２の半導体領域は互いから間隔をあけられ
かつ前記ゲートマスクの端縁に関して整列されており； ｃ）前記第１および第２の半導体領域のそれぞれの部分
と重なるように前記ゲートマスクの端縁と境界を接しか
つそれを越える境界マスクを形成する段階と；さらに ｄ）前記サブストレート内に前記第１および第２の半導
体領域のそれぞれの部分と共存するように第３および第
４の半導体領域を形成するために、前記第２の導電型の
第２のドーパントを与える段階を含み、前記第３および
第４の半導体領域は互いから間隔をあけられかつ前記境
界マスクのそれぞれの端縁と整列されており、かつそれ
ぞれ前記サブストレートの表面下におよそ前記予め定め
られた深さまで延びている、方法。 - （１８）前記第１および第２のドーパントは注入され、
また前記予め定められた深さは約０．２ないし０．８０
μｍの範囲でありかつ前記第３および第４の半導体領域
は約０．１ないし１．０μｍの深さまで形成される、特
許請求の範囲第１７項に記載の方法。 - （１９）前記第１および第２の半導体領域に重なる前記
境界マスクは、約０．２５ないし０．７５μｍの範囲で
前記ゲートマスクの端縁を越えて延びている、特許請求
の範囲第１８項に記載の方法。 - （２０）前記第１および第２の半導体領域は前記サブス
トレートを介して約０．７５ないし３．０μｍの間の最
少の距離で分離されている、特許請求の範囲第１９項に
記載の方法。 - （２１）前記第１および第２の半導体領域の、前記サブ
ストレートのそれに関連したドープ密度は、前記第１お
よび第２の半導体領域と前記サブストレートの間のそれ
ぞれのインターフェイスで３ボルトよりも大きい範囲内
のゲートされたダイオード逆破壊電圧を得るのに充分で
ある、特許請求の範囲第２０項に記載の方法。 - （２２）前記ゲートマスクを形成するに先立って前記半
導体の表面を介して第３のドーパントを注入する段階を
さらに含み、前記第３のドーパントは前記第１の導電型
であり、それによって少なくとも前記サブストレートの
最終的に前記ゲートマスクの下に位置付けられた領域に
おいて導電性を増加する、特許請求の範囲第２１項に記
載の方法。 - （２３）第１の導電型のモノリジックな半導体サブスト
レートの表面に相補型電界効果トランジスタを製作する
方法であって： ａ）表面領域の第１および第２のトランジスタ表面区域
部分に第１および第２のトランジスタを製作するために
前記サブストレートの表面区域を準備する段階を含み、
この段階は第２の導電型でかつ前記第２のトランジスタ
表面区域部分に近接したウェル領域を設けることを含み
； ｂ）前記表面区域の前記第１および第２のトランジスタ
表面区域部分に重なるそれぞれのゲートを形成する段階
と； ｃ）前記第１および第２のトランジスタ表面区域部分の
第１のもののその他の露出された部分の下に第１のドー
パントを与える段階と； ｄ）前記表面区域のその他の露出された部分の下に第２
のドーパントを与える段階と； ｅ）前記ゲートの端縁に近接しかつ前記第１および第２
のトランジスタ表面区域部分の対応する部分を越えて延
びるそれぞれの境界マスクを形成する段階と； ｆ）前記第１および第２のトランジスタ表面区域部分の
前記第１のもののその他の露出された部分の下に第３の
ドーパントを与える段階と；さらに ｇ）前記第１および第２のトランジスタ表面部分の他方
のその他の露出された部分の下に第４のドーパントを与
える段階とを含む、方法。 - （２４）前記サブストレートおよび前記第１および第４
のドーパントがＰ導電型でありかつ前記ウェル領域と前
記第２および第３のドーパントがＮ導電型である、特許
請求の範囲第２３項に記載の方法。 - （２５）前記境界マスクは： ａ）前記サブストレートの前記表面部分上に酸化物層設
ける段階と： ｂ）前記酸化物層を反応性イオンでエッチングする段階
とを含む方法によって形成される、特許請求の範囲第２
４項に記載の方法。 - （２６）前記サブストレートがシリコンでありかつ前記
酸化物層は二酸化シリコンであり、前記反応性イオンエ
ッチングの段階は前記マスクに近接して約５０００ない
し６０００オングストロームの範囲の厚さを有しかつ前
記第１および第２のトランジスタ表面区域部分にわたっ
て前記マスクの端縁から約０．３ないし０．７５μｍの
範囲の距離で延びる前記境界マスクを残す、特許請求の
範囲第２５項に記載の方法。 - （２７）第１の導電型のモノリジックな半導体サブスト
レートの表面に相補型電界効果トランジスタを製作する
方法であって： ａ）表面区域の第１および第２の表面区域部分にそれぞ
れ第１および第２のトランジスタを製作するために前記
サブストレートに表面区域を準備する段階を含み、この
段階は前記第２のトランジスタ表面区域部分に近接して
第２の導電型のウェル領域を設けることを含み； ｂ）前記表面区域の前記第１および第２のトランジスタ
表面区域部分に重なるそれぞれのゲートを形成する段階
と； ｃ）第１の区域部分マスクで前記第１のトランジスタ表
面区域部分をマスクする段階と；ｄ）前記第２のトラン
ジスタ表面区域部分の残余の露出された部分の下に第１
のドーパントを与える段階と： ｅ）前記第１の区域部分マスクを除去する段階と： ｆ）前記表面区域の露出された部分の下に第２のドーパ
ントを与える段階と； ｇ）表面区域にわたって酸化物層を設ける段階と； ｈ）前記ゲートの端縁に近接しかつ前記第１および第２
のトランジスタ表面区域部分の対応する部分にわたって
延びるそれぞれの境界マスクを残すように、前記表面区
域から前記酸化物層を反応性イオンでエッチングする段
階と； ｉ）第２の区域部分マスクで前記第２のトランジスタ表
面区域部分をマスクする段階と；ｊ）前記第１のトラン
ジスタ表面区域部分の残余の露出された部分の下に第３
のドーパントを与える段階と； ｋ）前記第２の区域部分マスクを除去する段階と： ｌ）第３の区域部分マスクで前記第１のトランジスタ表
面区域部分をマスクする段階と：ｍ）前記第２のトラン
ジスタ表面部分の残余の露出された部分の下に第４のド
ーパントを与える段階と：さらに ｎ）前記第３の区域部分マスクを除去する段階とを含む
、方法。 - （２８）前記サブストレートがシリコンでありかつ前記
酸化物層が二酸化シリコンであり、前記酸化物層を提供
する前記段階が、前記表面区域上に前記酸化物層の実質
的に全部の厚みを生成させる段階を含む、特許請求の範
囲第２７項に記載の方法。 - （２９）前記ゲートが約１．２５ないし２．５μｍの範
囲の長さを有するチャンネル領域を公称で規定し、かつ
前記境界マスクが前記反応性イオンエッチングの段階に
よって前記マスクの境界を越えて約０．２５ないし０．
７５μｍの範囲で公称で延びるように輪郭を描かれる、
特許請求の範囲第２８項に記載の方法。 - （３０）前記サブストレートが約８×１０＾１＾４ｃｍ
＾−＾３の背景のＰ導電型のドープ密度を有し、かつ前
記ウェル領域は約８×１０＾１＾５ｃｍ＾−＾３のＮ導
電型のドープ密度を有する、特許請求範囲第２９項に記
載の方法。 - （３１）前記第１および第２のドーパントはそれぞれ硼
素と燐であり、それぞれ約３０ＫｅＶと６０ＫｅＶのエ
ネルギで注入されている、特許請求の範囲第３０項に記
載の方法。 - （３２）複数個の電界効果トランジスタを含む半導体素
子であって： ａ）主表面を有する半導体サブストレートを含み、前記
サブストレートは第１の導電型であり：ｂ）前記複数個
のトランジスタにそれぞれ対応する複数個の第１の領域
を含み、前記第１の領域の各々各々は第１のサブ領域を
含み、前記複数個の第１の領域は前記サブストレート内
に前記主表面に近接して配置されており、前記複数個の
第１の領域は第２の導電型であり、前記第１のサブ領域
の各々は前記第１の領域のそれぞれの残余の部分のそれ
よりも薄いドープ密度を有し： ｃ）前記複数個の第１の領域にそれぞれ対応する複数個
の第２の領域を含み、前記第２の領域は前記第２の導電
型でありかつ前記サブストレート内に前記主表面に近接
して配置されており：さらに ｄ）前記第１および第２の領域にそれぞれ対応する複数
個のチャンネル領域を含み、前記チャンネル領域は前記
第１の導電型でありかつ前記サブストレート内に前記主
表面に近接して配置され、前記チャンネル領域は前記第
１のサブ領域および前記第２の領域がそれぞれのチャン
ネル領域のチャンネル長さを排他的に規定するように前
記第１と第２の領域とともに配列されており、前記チャ
ンネル領域の第１のサブセットは約２．０μｍより少な
いチャンネル長さを有し、かつ前記チャンネル領域の第
２のサブセットは約２．０μｍよりも長いチャンネル長
さを有する、半導体素子。 - （３３）前記第１のサブ領域か前記サブストレートに延
びる深さは前記チャンネル領域のそれよりも大きい、特
許請求の範囲第３２項に記載の素子。 - （３４）前記第１のサブ領域が前記サブストレートに延
びる深さは前記第１の領域のそれぞれの残余の部分のそ
れと一般に等しい、特許請求の範囲第３３項に記載の素
子。 - （３５）前記第１および第２の領域の間の第１の予め定
められたバイアス電位差の印加に際してパンチスルーを
防ぐために、前記チャンネル領域の第１のサブセットの
ドープ密度は充分に高くかつ前記第１のサブ領域のドー
プ密度は前記第１の領域の残余の部分に関して充分に減
じられている、特許請求の範囲第３４項に記載の素子。 - （３６）前記第１と第２の領域の間に印加される第２の
予め定められたバイアス電位差でゲートされたダイオー
ド破壊を防ぐために、前記第１のサブ領域のドープ密度
は前記第１の領域の残余の部分に関して充分に減じられ
ており、前記第２の予め定められたバイアス電位差は前
記第１の予め定められたバイアス電位差よりも大きい、
特許請求の範囲第３５項に記載の素子。 - （３７）前記第２の領域内にそれぞれ配置されかつ前記
チャンネル領域のそれぞれのものに関連して、ドープ密
度および位置づけにおいて前記第１の領域に対応する、
複数個の第２のサブ領域をさらに含む、特許請求の範囲
第３６項に記載の素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US80516285A | 1985-12-04 | 1985-12-04 | |
| US805162 | 1985-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62134974A true JPS62134974A (ja) | 1987-06-18 |
Family
ID=25190826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288665A Pending JPS62134974A (ja) | 1985-12-04 | 1986-12-03 | 電界効果素子 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0228815B2 (ja) |
| JP (1) | JPS62134974A (ja) |
| AT (1) | ATE78364T1 (ja) |
| DE (1) | DE3686035T3 (ja) |
| ES (1) | ES2033241T5 (ja) |
| GR (2) | GR3005487T3 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
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| JPS6165470A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693494B2 (ja) * | 1984-03-16 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61133656A (ja) * | 1984-12-03 | 1986-06-20 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1986
- 1986-11-27 EP EP86309266A patent/EP0228815B2/en not_active Expired - Lifetime
- 1986-11-27 DE DE3686035T patent/DE3686035T3/de not_active Expired - Fee Related
- 1986-11-27 ES ES86309266T patent/ES2033241T5/es not_active Expired - Lifetime
- 1986-11-27 AT AT86309266T patent/ATE78364T1/de not_active IP Right Cessation
- 1986-12-03 JP JP61288665A patent/JPS62134974A/ja active Pending
-
1992
- 1992-08-20 GR GR920401827T patent/GR3005487T3/el unknown
-
1997
- 1997-12-02 GR GR970403206T patent/GR3025557T3/el unknown
Patent Citations (7)
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| JPS5843556A (ja) * | 1981-09-08 | 1983-03-14 | Toshiba Corp | 相補型半導体装置の製造方法 |
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| JPS6038879A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60234367A (ja) * | 1984-05-07 | 1985-11-21 | Hitachi Ltd | Ｍｉｓ型電界効果トランジスタ |
| JPS6165470A (ja) * | 1984-09-07 | 1986-04-04 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0228815A2 (en) | 1987-07-15 |
| DE3686035D1 (de) | 1992-08-20 |
| GR3025557T3 (en) | 1998-03-31 |
| ATE78364T1 (de) | 1992-08-15 |
| DE3686035T2 (de) | 1993-01-07 |
| EP0228815B2 (en) | 1997-10-15 |
| EP0228815A3 (en) | 1988-09-07 |
| DE3686035T3 (de) | 1998-01-22 |
| EP0228815B1 (en) | 1992-07-15 |
| GR3005487T3 (en) | 1993-05-24 |
| ES2033241T5 (es) | 1998-02-16 |
| ES2033241T3 (es) | 1993-03-16 |
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