JPS6017965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6017965A JPS6017965A JP12593183A JP12593183A JPS6017965A JP S6017965 A JPS6017965 A JP S6017965A JP 12593183 A JP12593183 A JP 12593183A JP 12593183 A JP12593183 A JP 12593183A JP S6017965 A JPS6017965 A JP S6017965A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にＬＤＤ （
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
Ｏ８半導体装置の製造方法に係る。
Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造のＭ
Ｏ８半導体装置の製造方法に係る。
多結晶シリコンｆ−）のＭＯＳ ）ランジスタの製造方
法を第１図を参照して説明する。すなわち、Ｐ−型シリ
コン基板１上にノ４ターニングによリダート酸化膜２を
介してダート電極３を形成した後、ダート電極３をマス
クとしてＡ８を高ドーズイオン注入し、つづいて熱処理
を行なうことによシＮ型ソース領域４及びＮ型ドレイン
領域５を形成する。
法を第１図を参照して説明する。すなわち、Ｐ−型シリ
コン基板１上にノ４ターニングによリダート酸化膜２を
介してダート電極３を形成した後、ダート電極３をマス
クとしてＡ８を高ドーズイオン注入し、つづいて熱処理
を行なうことによシＮ型ソース領域４及びＮ型ドレイン
領域５を形成する。
このようにしてＮ型ドレイン領域５は高濃度拡散層で形
成されるため、その近傍には電界が集中し、正孔と電子
の対が生成する。この結果、基板電位が上昇してバイポ
ーラアクションをもたらしたり、ホットエレクトロンが
ダート酸化膜２中に注入されてｖｔｈ異常を起こす。更
に、高集積ＭＯＳデバイスにおいてはチャネル長が短か
くなり、前記電界集中によシ空乏層が拡がりショートチ
ャネル効果が無視できなくなる。
成されるため、その近傍には電界が集中し、正孔と電子
の対が生成する。この結果、基板電位が上昇してバイポ
ーラアクションをもたらしたり、ホットエレクトロンが
ダート酸化膜２中に注入されてｖｔｈ異常を起こす。更
に、高集積ＭＯＳデバイスにおいてはチャネル長が短か
くなり、前記電界集中によシ空乏層が拡がりショートチ
ャネル効果が無視できなくなる。
そこで、ドレイン領域をチャネル領域近傍の低濃度不純
物領域とこれに隣接する高濃度不純物領域とで構成し、
電界集中を抑制したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｌｎ ）構造のＭＯＳ ）ランジスタが提案
されている。
物領域とこれに隣接する高濃度不純物領域とで構成し、
電界集中を抑制したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅ
ｄ Ｄｒａｌｎ ）構造のＭＯＳ ）ランジスタが提案
されている。
とのＬＤＤ構造のＭＯＳ ）ランジスタは例えば第２図
（ａ）〜（ｃ）に示す如き方法にょシ製造される。
（ａ）〜（ｃ）に示す如き方法にょシ製造される。
まず、Ｐ−型シリコン基板１１上に・やターニングによ
りケ゛−ト酸化膜１２を介してダート電極１３を形成し
た後、ダート電極１３をマスクとしてＡｓを低ドーズ量
でイオン注入する（第２図（ａ）図示）。次に、ダート
電極１３を椋うようにホトレジストパターン１４を形成
した後、ホトレジストパターン１４をマスクとして八８
を高ドーズ量でイオン注入する（同図（ｂ）図示）。つ
づいて、ホトレジストノぐターンＩ４を除去した後、熱
処理を行々い、チャネル領域近傍の低濃度（Ｎ−型）不
純物領域１５ａ、１６ｔｈとこれらに隣接する高濃度（
Ｎ型）不純物領域１５ｂ 、１６ｂとからなるソース、
ドレイン領域１５．１６を形成する（同図（ｃ）図示）
。
りケ゛−ト酸化膜１２を介してダート電極１３を形成し
た後、ダート電極１３をマスクとしてＡｓを低ドーズ量
でイオン注入する（第２図（ａ）図示）。次に、ダート
電極１３を椋うようにホトレジストパターン１４を形成
した後、ホトレジストパターン１４をマスクとして八８
を高ドーズ量でイオン注入する（同図（ｂ）図示）。つ
づいて、ホトレジストノぐターンＩ４を除去した後、熱
処理を行々い、チャネル領域近傍の低濃度（Ｎ−型）不
純物領域１５ａ、１６ｔｈとこれらに隣接する高濃度（
Ｎ型）不純物領域１５ｂ 、１６ｂとからなるソース、
ドレイン領域１５．１６を形成する（同図（ｃ）図示）
。
しかしながら、上述した従来の方法では通常のＭＯＳプ
ロセスに比べて不純物ドーピング工程及びホトリソグラ
フィ工程がそれぞれ１回ずつ加わることにがり工程が繁
雑化するという欠点がある。
ロセスに比べて不純物ドーピング工程及びホトリソグラ
フィ工程がそれぞれ１回ずつ加わることにがり工程が繁
雑化するという欠点がある。
本発明は上記欠点を解消するために外されたものであシ
、簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製造し
得る方法を提供しようとするものである。
、簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製造し
得る方法を提供しようとするものである。
本発明の半導体装置の製造方法は、第３図に示す如く、
幀１導電型（例えばＰ型）の半導体基板２１の素子領域
上にり゛−ト絶縁膜２２を介してダート電極２３を形成
した後、全面に第２導電型（Ｎ型）の不純物をドープし
た酸化膜を堆積し、その一部をエツチングしてダート１
！極２３の近傍で薄く、ダート電極２３から離れた位置
で厚くなるように酸化膜２４を残存させ、更に熱処理し
て酸化膜２４から不純物を拡散させることによりチャネ
ル領域近傍の低濃度（Ｎ−型）不純物領域２５ｈ、２６
ｈとこれらに隣接する高濃度（Ｎ型）不純物領域２５ｂ
、２６ｂとからなるソース、ドレイン領域２５．２６ｆ
形成することを・〃子とするものである。
幀１導電型（例えばＰ型）の半導体基板２１の素子領域
上にり゛−ト絶縁膜２２を介してダート電極２３を形成
した後、全面に第２導電型（Ｎ型）の不純物をドープし
た酸化膜を堆積し、その一部をエツチングしてダート１
！極２３の近傍で薄く、ダート電極２３から離れた位置
で厚くなるように酸化膜２４を残存させ、更に熱処理し
て酸化膜２４から不純物を拡散させることによりチャネ
ル領域近傍の低濃度（Ｎ−型）不純物領域２５ｈ、２６
ｈとこれらに隣接する高濃度（Ｎ型）不純物領域２５ｂ
、２６ｂとからなるソース、ドレイン領域２５．２６ｆ
形成することを・〃子とするものである。
５−
こうｌ〜だ方法によれば、第３図図示のような一定の断
面形状を有する酸化膜２４は例えばプラズマＣＶＤ法に
より堆積された酸化膜の段差部におけるエツチングレー
トが極めて大きいことを利用してリングラフィ工程を用
いずに形成でき、また、一度の熱拡散にょシ酸化膜２４
の膜厚に応じてソース、ドレイン領域２５．２６（Ｑ不
純物濃度を低濃度及び高濃度とすることができるので、
簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製造する
ことができる。
面形状を有する酸化膜２４は例えばプラズマＣＶＤ法に
より堆積された酸化膜の段差部におけるエツチングレー
トが極めて大きいことを利用してリングラフィ工程を用
いずに形成でき、また、一度の熱拡散にょシ酸化膜２４
の膜厚に応じてソース、ドレイン領域２５．２６（Ｑ不
純物濃度を低濃度及び高濃度とすることができるので、
簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製造する
ことができる。
以下、本発明の実施例を第４図（、）〜（ｄ）を参照し
て説明する。
て説明する。
まず、比抵抗１０〜２ｏΩ−口のＰ−型シリコン基板３
１表面に通常の選択酸化技術を用い、厚さ１．０μｍの
フィールド酸化膜３２を形成する。
１表面に通常の選択酸化技術を用い、厚さ１．０μｍの
フィールド酸化膜３２を形成する。
次に、フィールド酸化膜３２によって囲１れた素子領域
表面に厚さ５００Ｘの熱酸化膜を形成し、全面にρ、＝
２ｏΩ／口、厚さ０．３５μｍの多結晶シリコン膜を堆
積した後、これらを順次パタ６− −ニング１−て素子領域」二にｒ−）酸化膜３．９を介
してダート電極、７４を形成する（第４図（、）図示）
。
表面に厚さ５００Ｘの熱酸化膜を形成し、全面にρ、＝
２ｏΩ／口、厚さ０．３５μｍの多結晶シリコン膜を堆
積した後、これらを順次パタ６− −ニング１−て素子領域」二にｒ−）酸化膜３．９を介
してダート電極、７４を形成する（第４図（、）図示）
。
次いで、プラズマＣＶＤ法により全面に厚さ０．４μｍ
のＡＩ！Ｉドープト酸化ｌ１１１３５を堆積する。この
Ａｓドープト酸化膜３５のＡ８濃度は５×２１ｍ−３で
ある（同図（ｂ）図示）。
のＡＩ！Ｉドープト酸化ｌ１１１３５を堆積する。この
Ａｓドープト酸化膜３５のＡ８濃度は５×２１ｍ−３で
ある（同図（ｂ）図示）。
次いで、Ｎ）ｆ４Ｆ中に３０秒間浸すと、プラズマＣＶ
Ｄ法によシ堆積されたＡｓドープト酸化膜３５はダート
電極３４側面の段差部においてエツチングレートが極め
て大きいので、その部分だけがエツチングされ、ダート
電極３４近傍で薄く、ケ゛−ト電極３４から離れた位置
で厚く々るようにＡ、ドープト酸化膜３５′が残存する
。つづいて、酸素雰囲気中にて１００ＯＣで３０分間熱
処理を行ない、残存したＡｓドープト酸化膜３５′から
砒素を拡散させる。この際、基板３１に形成される不純
物領域の砒素濃度はＡ、ドープト酸化膜３５′の膜厚に
依存するので、チャネル領域近傍の平均ρ、＝５００Ω
／口のＮ−型不純物領域３６ａ。
Ｄ法によシ堆積されたＡｓドープト酸化膜３５はダート
電極３４側面の段差部においてエツチングレートが極め
て大きいので、その部分だけがエツチングされ、ダート
電極３４近傍で薄く、ケ゛−ト電極３４から離れた位置
で厚く々るようにＡ、ドープト酸化膜３５′が残存する
。つづいて、酸素雰囲気中にて１００ＯＣで３０分間熱
処理を行ない、残存したＡｓドープト酸化膜３５′から
砒素を拡散させる。この際、基板３１に形成される不純
物領域の砒素濃度はＡ、ドープト酸化膜３５′の膜厚に
依存するので、チャネル領域近傍の平均ρ、＝５００Ω
／口のＮ−型不純物領域３６ａ。
３７ａとこれらに隣接するｐＨ−３０Ω／口。
ｘｊ＝ｏ、３１ｔｍの炉型不純物領域３６ｂ、、９７ｂ
とからなるソース、ドレイン領域３６．３７が形成され
る（同図（ｃ）図示）。
とからなるソース、ドレイン領域３６．３７が形成され
る（同図（ｃ）図示）。
次いで、Ｈ２とＣＦ４からガる反応性イオンガス中にて
残存したＡｓドープト酸化膜３５′を除去した後、露出
した基板３１及びダート電極３４表面に厚さ５００Ｘの
熱酸化膜３８を形成する。
残存したＡｓドープト酸化膜３５′を除去した後、露出
した基板３１及びダート電極３４表面に厚さ５００Ｘの
熱酸化膜３８を形成する。
つづいて、全面に厚さ０．５μｍのＣ■酸化膜３９を堆
積した後、コンタクトホール４０．・・・を開孔する。
積した後、コンタクトホール４０．・・・を開孔する。
つづいて、全面に厚さ１，０μｍのＡｔ−８ｉ膜を蒸着
した後、パターニングしてソース電極４ノ、ドレイン電
極４２を形成し、ＬＤＤ構造のＭＯＳ ）ランジスタを
製造する（同図（ｄ）図示）。
した後、パターニングしてソース電極４ノ、ドレイン電
極４２を形成し、ＬＤＤ構造のＭＯＳ ）ランジスタを
製造する（同図（ｄ）図示）。
しかして、上記方法によれば、第４図（ｂ）図示の工程
でプラズマＣＶＤ法によシ全面にＡ８ドーゾト酸化膜３
５を堆積した後、同図（ｃ）図示の工程でプラズマＣＶ
Ｄ酸化膜の段差部におけるエツチングレートが大きいこ
とを利用して、ＮＨ４Ｆを用いた湿式エツチングにより
ｆ−ト電極３４近傍で薄く、ダート電極３４から離れた
位置で厚いＡ１１ドーゾト酸化膜３５′を残存させるこ
とができる。更に、同図（ｃ）図示の工程で熱処理によ
り基板３１へ砒素を拡散させ、Ａｓドープト酸化膜３５
′の膜厚に依存した砒素濃度を有するＮ−型不純物領域
３６＠、３７ａとＮ型不純物領域３６ｂ。
でプラズマＣＶＤ法によシ全面にＡ８ドーゾト酸化膜３
５を堆積した後、同図（ｃ）図示の工程でプラズマＣＶ
Ｄ酸化膜の段差部におけるエツチングレートが大きいこ
とを利用して、ＮＨ４Ｆを用いた湿式エツチングにより
ｆ−ト電極３４近傍で薄く、ダート電極３４から離れた
位置で厚いＡ１１ドーゾト酸化膜３５′を残存させるこ
とができる。更に、同図（ｃ）図示の工程で熱処理によ
り基板３１へ砒素を拡散させ、Ａｓドープト酸化膜３５
′の膜厚に依存した砒素濃度を有するＮ−型不純物領域
３６＠、３７ａとＮ型不純物領域３６ｂ。
３７ｂとからなるソース、ドレイン領域ｓ６゜３７を形
成することができる。
成することができる。
したがって、従来のＬＤＤ構造のＭＯＳ ）ランジスタ
の製造方法と異なり、通常のＭＯＳプロセスに不純物ド
ーピング工程及びホトリソグラフィ工程を追加しなくて
もよく、極めて簡便な工程でＬＤＤ構造のＭＯＳ ）ラ
ンジスタを製造することができる。
の製造方法と異なり、通常のＭＯＳプロセスに不純物ド
ーピング工程及びホトリソグラフィ工程を追加しなくて
もよく、極めて簡便な工程でＬＤＤ構造のＭＯＳ ）ラ
ンジスタを製造することができる。
々お、」二記実施例ではプラズマＣＶＤ法によシＡ、ド
ーゾト酸化膜３５を堆積したが、これに限らず、スパッ
タＣｖＤ法を用いてもよい。
ーゾト酸化膜３５を堆積したが、これに限らず、スパッ
タＣｖＤ法を用いてもよい。
また、上記実施例では残存したＡ、ドープト酸化膜３５
′の除去に反応性イオンガスを用いたが、これに限らず
、ＨＦ系のエッチャントを用いても９− よい。
′の除去に反応性イオンガスを用いたが、これに限らず
、ＨＦ系のエッチャントを用いても９− よい。
更に、第４図（ａ）図示の工程におけるダート電極３４
形成後に、おるいは同図（ｃ）図示の工程におけるＮＨ
４Ｆを用いた湿式エツチング後に、Ａ−を加速エネルギ
ー４０ ｋｅＶ ｐ Ｉ Ｘ １０ ”” 程度の低ド
ーズ量でイオン注入するほかは、上記実施例と同様の工
程を経てＬＤＤ構造のＭＯＳ ）ランジスタを製造して
もよい。このように砒素のイオン注入を行なえば第５図
に示す如く、ｘｊ＝０．３μｍ、ρ、＝１にΩ／口の均
一々Ｎ″″型不純物領域３６Ｊ、３７ａ′を形成するこ
とができる。
形成後に、おるいは同図（ｃ）図示の工程におけるＮＨ
４Ｆを用いた湿式エツチング後に、Ａ−を加速エネルギ
ー４０ ｋｅＶ ｐ Ｉ Ｘ １０ ”” 程度の低ド
ーズ量でイオン注入するほかは、上記実施例と同様の工
程を経てＬＤＤ構造のＭＯＳ ）ランジスタを製造して
もよい。このように砒素のイオン注入を行なえば第５図
に示す如く、ｘｊ＝０．３μｍ、ρ、＝１にΩ／口の均
一々Ｎ″″型不純物領域３６Ｊ、３７ａ′を形成するこ
とができる。
以上詳述した如く、本発明の半導体装置の製造方法によ
れば、簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製
造することができ、ＭＯＳ半導体装置の信頼性向上、微
細化等に大きく寄与するものである。
れば、簡便な工程でＬＤＤ構造のＭＯＳ半導体装置を製
造することができ、ＭＯＳ半導体装置の信頼性向上、微
細化等に大きく寄与するものである。
第１図は通常のＭＯＳ ）ランジスタの断面図、第２図
（、）〜（、）はＬＤＤ構造のＭＯＳ）ランジスタの１
０− 従来の製造方法を示す断面図、第３図は本発明の詳細な
説明するための断面図、第４図（、）〜（ｄ）は本発明
の実施例におけるＬＤＤ構造のＭＯＳ ）ランジスタの
製造方法を示す断面図、第５図は本発明の他の実施例に
おける方法により製造されたＬＤＤ構造のＭＯＳ ）ラ
ンジスタの断面図である。 ３１・・・Ｐ−型シリコン基板、３２・・・フィールド
酸化膜、３３・・・ｆ−ト酸化膜、３４・・・ダート電
極、３５ 、３５’・・・Ａ、ドープト酸化膜、３６・
・・ソース領域、３７−・・ドレイン領域、３６＊、３
６ＩＬ′。 ３７ ａ 、 、９７ ｈ’−−Ｎ−型不純物領域、３
６ｂ。 、９７ ｂ・・・Ｎ型不純物領域、３８・・・熱酸化膜
、３９・・・ＣＶＤ酸化膜、４θ・・・コンタクトホー
ル、４ノ・・・ソース１に極、４２・・・ドレイン電極
。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 第２図
（、）〜（、）はＬＤＤ構造のＭＯＳ）ランジスタの１
０− 従来の製造方法を示す断面図、第３図は本発明の詳細な
説明するための断面図、第４図（、）〜（ｄ）は本発明
の実施例におけるＬＤＤ構造のＭＯＳ ）ランジスタの
製造方法を示す断面図、第５図は本発明の他の実施例に
おける方法により製造されたＬＤＤ構造のＭＯＳ ）ラ
ンジスタの断面図である。 ３１・・・Ｐ−型シリコン基板、３２・・・フィールド
酸化膜、３３・・・ｆ−ト酸化膜、３４・・・ダート電
極、３５ 、３５’・・・Ａ、ドープト酸化膜、３６・
・・ソース領域、３７−・・ドレイン領域、３６＊、３
６ＩＬ′。 ３７ ａ 、 、９７ ｈ’−−Ｎ−型不純物領域、３
６ｂ。 、９７ ｂ・・・Ｎ型不純物領域、３８・・・熱酸化膜
、３９・・・ＣＶＤ酸化膜、４θ・・・コンタクトホー
ル、４ノ・・・ソース１に極、４２・・・ドレイン電極
。 出願人代理人 弁理士 鈴 江 武 彦１１− 第１図 第２図
Claims (4)
- （１）第１導電型の半導体基板の棄子領域上にダート絶
縁膜を介してダート電極を形成する工程と、全面に第２
導電型の不純物をドープした酸化膜を堆積する工程と、
該酸化膜の一部をエツチングして前記ダート電極近傍で
薄＜、ｒ−ト電極から離れた位置で厚くなるように酸化
膜を残存させる工程と、熱処理により残存した酸化膜か
ら不純物を拡散させ、チャネル領域近傍の低濃度不純物
領域とこの低濃度不純物領域に隣接する高濃度不純物領
域とからなる第２導電型のソース、ドレイン領域を形成
する工程とを具備したことを特徴とする半導体装置の製
造方法０ - （２） 酸化膜をプラズマＣＶＤ法あるいはスｉ９ ｙ
りＣＶＤ法により堆積することを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （３）酸化膜の一部をＮＩ（４Ｆの湿式エッチャントに
浸すことによりエツチングし、ダート電極近傍で薄く、
ダート電極から離れた位置で厚くなるように酸化膜を残
存させることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （４） ダート電極形成後、あるいは全面に第２導電型
の不純物を堆積し、その一部をエツチングした後、第２
導電型の不純物を低ドーズ量でイオン注入することを特
徴とする特許請求の範囲第１項記載の半導体装荷の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12593183A JPS6017965A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12593183A JPS6017965A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017965A true JPS6017965A (ja) | 1985-01-29 |
Family
ID=14922498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12593183A Pending JPS6017965A (ja) | 1983-07-11 | 1983-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017965A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230374A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置 |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
-
1983
- 1983-07-11 JP JP12593183A patent/JPS6017965A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230374A (ja) * | 1985-07-31 | 1987-02-09 | Toshiba Corp | 半導体装置 |
| JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
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