JPS60130863A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60130863A JPS60130863A JP23894783A JP23894783A JPS60130863A JP S60130863 A JPS60130863 A JP S60130863A JP 23894783 A JP23894783 A JP 23894783A JP 23894783 A JP23894783 A JP 23894783A JP S60130863 A JPS60130863 A JP S60130863A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ゲート電極をマスクとしてソース領域及びド
レイン領域をセルフ・アライメントで形成゛４る半導体
装置の製造方法に関するる。
レイン領域をセルフ・アライメントで形成゛４る半導体
装置の製造方法に関するる。
従来技術と問題点
第１図は従来技術で製造された半導体装置の要部切断側
面図である。
面図である。
図に於、いて、■は半絶縁性ＧａＡｓ基板、２はｎ型活
性層、３はタングステン・シリケイト（Ｗ ｓＳ １３
． ）からなるゲート電極、４はｎ＋型ソース碩域、５
はｎ＋型ドレイン領域、６ば金・ゲルマニウム／金（Ａ
ｕ−Ｇｅ／Ａｕ）からなるソースＴｌ電極、７はＡｕ−
Ｑ ｅ ／ Ａ ｕからなるドレイン電極をそれぞれ示
している。
性層、３はタングステン・シリケイト（Ｗ ｓＳ １３
． ）からなるゲート電極、４はｎ＋型ソース碩域、５
はｎ＋型ドレイン領域、６ば金・ゲルマニウム／金（Ａ
ｕ−Ｇｅ／Ａｕ）からなるソースＴｌ電極、７はＡｕ−
Ｑ ｅ ／ Ａ ｕからなるドレイン電極をそれぞれ示
している。
この半導体装置に於けるソース領域４及びドレイン領域
５を形成するには、ゲート電極３をマスクとしてシリコ
ン・イオン（Ｓｉ”）をン王太し、それを活性化する為
の熱処理を行うよう６、ニしている。
５を形成するには、ゲート電極３をマスクとしてシリコ
ン・イオン（Ｓｉ”）をン王太し、それを活性化する為
の熱処理を行うよう６、ニしている。
通常、イオン注入法を適用して不純物領域を形成する場
合、不純物イオンをデボジシロンした段階ではマスクど
おりのパターンを維持しているが、その不純物イオンを
活性化する為の熱処理を行うと、気相拡散はどではない
が、やはり横力開拡がりを回避することは出来ない。
合、不純物イオンをデボジシロンした段階ではマスクど
おりのパターンを維持しているが、その不純物イオンを
活性化する為の熱処理を行うと、気相拡散はどではない
が、やはり横力開拡がりを回避することは出来ない。
従って、第１図に示した半導体装置の場合も、ソース領
域４及びドレイン領域５はマスクにしたゲーＩ−電極３
の下側にまで侵入する形状になり、ゲート長１７ｇは短
縮される。
域４及びドレイン領域５はマスクにしたゲーＩ−電極３
の下側にまで侵入する形状になり、ゲート長１７ｇは短
縮される。
一般に、この種の半導体装置に於いて、ゲート長１，９
が短くなると相□互伝導度９．ｎが増大するなどの利点
がある。
が短くなると相□互伝導度９．ｎが増大するなどの利点
がある。
然しなから、図示例の場合、ソース領域４とドレイン領
域５とが接近することに依り、本来、高抵抗に維持され
ているべき半絶縁性Ｇ ａ Ａ Ｓ 基板ｌの部分、即
ち、記号１Ａで指示しである部分に電流が流れζしまう
。
域５とが接近することに依り、本来、高抵抗に維持され
ているべき半絶縁性Ｇ ａ Ａ Ｓ 基板ｌの部分、即
ち、記号１Ａで指示しである部分に電流が流れζしまう
。
この部分１Ａに流れる電流はゲート電極３に印加される
電圧に依って制御出来ないことは云うまでもない。
電圧に依って制御出来ないことは云うまでもない。
このような状態になると、トレイン・コンダクタンスＧ
、が大きくなり、そして、第２図に見られるように、電
流（Ｉ ＤＳ） ・電圧（Ｖ ａＳ）特性は飽和せず、
立ち上がった状態となる。
、が大きくなり、そして、第２図に見られるように、電
流（Ｉ ＤＳ） ・電圧（Ｖ ａＳ）特性は飽和せず、
立ち上がった状態となる。
このような特性になると、例えば、当該半導体装置を用
いてインバータを構成した場合に充分な利得が得られな
いことは良く知られている。
いてインバータを構成した場合に充分な利得が得られな
いことは良く知られている。
発明の目的
本発明は、・ゲート長り、を短くしても基板にリーク電
流は流れず、従って、ドレイン・コンダクタンスは小さ
くすることが可能な、半導体装置を製造することが出来
るようにする。
流は流れず、従って、ドレイン・コンダクタンスは小さ
くすることが可能な、半導体装置を製造することが出来
るようにする。
発明の構成
本発明に於りる半導体装置の製造方法では、基板に於け
るゲート電極形成予定部分の表面に所要物質のイオンを
打し込んで絶縁領域を形成してから引き続き不純物イオ
ンの打ち込みを行って前記絶縁領域より浅い活性領域を
形成し、その後、ゲート電極マスクにして不純物の導入
を行い前記活性領域と同導電型であって該活性領域に隣
接する□不純物領域をセルフ・アライメントで形成する
］−稈を採っているので、これに依り製造された半導体
装置では、活性領域の下側に絶縁領域が存在しているこ
とになり、ゲート電極をマスクにしてセルフ・アライメ
ントで形成した不純物領域であるソース領域及びドレイ
ン領域がゲ−１・電極の下方に侵入してチャネルが短く
なったとしても、ソース・ｔルー４フ間に流れる電流は
常に活性領域から外に出ることばない。
るゲート電極形成予定部分の表面に所要物質のイオンを
打し込んで絶縁領域を形成してから引き続き不純物イオ
ンの打ち込みを行って前記絶縁領域より浅い活性領域を
形成し、その後、ゲート電極マスクにして不純物の導入
を行い前記活性領域と同導電型であって該活性領域に隣
接する□不純物領域をセルフ・アライメントで形成する
］−稈を採っているので、これに依り製造された半導体
装置では、活性領域の下側に絶縁領域が存在しているこ
とになり、ゲート電極をマスクにしてセルフ・アライメ
ントで形成した不純物領域であるソース領域及びドレイ
ン領域がゲ−１・電極の下方に侵入してチャネルが短く
なったとしても、ソース・ｔルー４フ間に流れる電流は
常に活性領域から外に出ることばない。
発明の実施例
第３図乃至第７図は本発明一実施例を解説する為の工程
要所に於りる半導体装置の要部切断側面図、第８図はイ
オン注入法を適用して絶縁領域及び活性領域を形成した
場合のイオン濃度プロファイルを表す線図であり、以下
、これ等の図を参照しつつ説明する。
要所に於りる半導体装置の要部切断側面図、第８図はイ
オン注入法を適用して絶縁領域及び活性領域を形成した
場合のイオン濃度プロファイルを表す線図であり、以下
、これ等の図を参照しつつ説明する。
第３図参照
■ 化学気相堆積（ｃｈｅｍｉｃａ Ｉ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するご
とに依って半絶縁性ＧａＡｓ基板１１−１−にＩＶさ６
０００ （人〕程度の二酸化シリコン（ＳｉＯ２）Ｉ模
１２を形成する。
とに依って半絶縁性ＧａＡｓ基板１１−１−にＩＶさ６
０００ （人〕程度の二酸化シリコン（ＳｉＯ２）Ｉ模
１２を形成する。
（リ ソメト・リソグラフィ技術を適用することに依っ
てフォト・レジスＮ１Ａ１３を形成してからり゛−１電
極形成予定部分に対応する開口１３Ａを形成する。
てフォト・レジスＮ１Ａ１３を形成してからり゛−１電
極形成予定部分に対応する開口１３Ａを形成する。
■ フォト・レジスト膜１３をマスクとし二酸化シリコ
ン膜１２のパターニングを行って開ｌ−１１３Ａと同形
状の開口１２Ａを形成し、その内部に半絶縁性ＧａＡｓ
基板ＩＩのゲート電極形成予定部分の表面を露出させる
。
ン膜１２のパターニングを行って開ｌ−１１３Ａと同形
状の開口１２Ａを形成し、その内部に半絶縁性ＧａＡｓ
基板ＩＩのゲート電極形成予定部分の表面を露出させる
。
第４図及び第８図参照
■ イオン注入法を適用して酸素イオン（０＋）の打ち
込みを行い、絶縁領域１４を形成する。
込みを行い、絶縁領域１４を形成する。
このときの条件は次の通りである。 −ドーズ■＝２〜
３ Ｘ ｌ Ｏ” （（！ｌ１１−”）加速エネルギ：
、ｔ３０ （ＫｅＶ） 尚、酸素イオンはプロトン（Ｈ＋）に代替することも出
来る。
３ Ｘ ｌ Ｏ” （（！ｌ１１−”）加速エネルギ：
、ｔ３０ （ＫｅＶ） 尚、酸素イオンはプロトン（Ｈ＋）に代替することも出
来る。
■ 引き続きイオン注入法を適用してシリコン・イオン
の打ち込みを行い、絶縁領域１４より浅いｎ型活性領域
１５を形成する。
の打ち込みを行い、絶縁領域１４より浅いｎ型活性領域
１５を形成する。
このときの条件は次の通りである。
ドーズｍ： １〜２ＸＩ ０” （ｃｍ−”）加速エネ
ルギ：５９（ＫｅＶ） 第８図は前記の工程を経た後の半絶縁性Ｇａ△ｓ拮仮ｌ
ｌ中に於けるイオン濃度プロファイルを表している。
ルギ：５９（ＫｅＶ） 第８図は前記の工程を経た後の半絶縁性Ｇａ△ｓ拮仮ｌ
ｌ中に於けるイオン濃度プロファイルを表している。
第５図参照
■ スパッタ法を適用することに依りタングステン・シ
リタイト）１り１６を１７さ０．４ 〔μｍ〕程度に形
成する。
リタイト）１り１６を１７さ０．４ 〔μｍ〕程度に形
成する。
この際、開Ｄ Ｉ Ｚ Ａ内に露出されている半絶縁性
ＧａＡｓ基板１１の表面にもタングステン・シリサイド
膜１６が形成されることは云うまでもない。
ＧａＡｓ基板１１の表面にもタングステン・シリサイド
膜１６が形成されることは云うまでもない。
第６図参照
■ 全体を例えばアセトン中に浸漬することに依り、フ
ォト・レジスＩ−膜１３を溶解して除去する。
ォト・レジスＩ−膜１３を溶解して除去する。
これに依りタングステン・シリサイド膜１６は、所謂、
リフト・オフ法でパターニングされるごとになり、半絶
縁性Ｇ ａ Ａ ｓ ＪＪ根板ｌｌ上被着されたものの
み残留し、ゲート電極１６Ｇが形成される。
リフト・オフ法でパターニングされるごとになり、半絶
縁性Ｇ ａ Ａ ｓ ＪＪ根板ｌｌ上被着されたものの
み残留し、ゲート電極１６Ｇが形成される。
■ イオン注入法を適用しゲート電極１６Ｇをマスクと
してシリコン・イオンの打ち込みを行うことに依り、ｎ
＋＋ソース領域」７並びにｎ＋型トドレイン領域１８形
成する。
してシリコン・イオンの打ち込みを行うことに依り、ｎ
＋＋ソース領域」７並びにｎ＋型トドレイン領域１８形
成する。
このときの条件は次のとおりである。
ドーズ量＝１〜２×１０′２〔ｃ１２〕加速エネルギ：
１７０（ＫｅＶ） ■ ＣＶＤ法を適用して二酸化シリコン膜１９を厚さ１
０００ （人〕程度に形成する。この二酸化シリコン膜
１９は次の工程に於ける熱処理工程に対処するカバー１
１りの役割を果たすものである。
１７０（ＫｅＶ） ■ ＣＶＤ法を適用して二酸化シリコン膜１９を厚さ１
０００ （人〕程度に形成する。この二酸化シリコン膜
１９は次の工程に於ける熱処理工程に対処するカバー１
１りの役割を果たすものである。
［相］ 温度８００（℃〕、時間２０〔分〕程度の熱処
理を行い、ｎ型活性領域１５とＴ１＋型ソース領Ｊｊ！
１７並びに＋１＋型ドレイン領域１８を同時に活性化す
る。
理を行い、ｎ型活性領域１５とＴ１＋型ソース領Ｊｊ！
１７並びに＋１＋型ドレイン領域１８を同時に活性化す
る。
第７図参照
■ 二酸化シリコン１１りＩ９を除去しζから通常の技
法を適用してオーミック電極であるソース電極２０並び
にドレイン電極２１を形成する。
法を適用してオーミック電極であるソース電極２０並び
にドレイン電極２１を形成する。
このようにして製造された半導体装置に於りる活性領域
１５の下側は絶縁領域１４、即ち、ｉ層で覆われている
構造となっていて、その電圧・電流１Ｎ性は第９図に見
られるように良好な飽和特性を示すものである。
１５の下側は絶縁領域１４、即ち、ｉ層で覆われている
構造となっていて、その電圧・電流１Ｎ性は第９図に見
られるように良好な飽和特性を示すものである。
発明の効果
本発明に於＆Ｊる半導体装置の製造方法に於いては、凸
仮に於けるゲート電極形成予定部分の表面に所要物質の
イオンを打ち込んで絶縁領域を形成してから引き続き不
純物イオンの杓ち込みを行っ°ＣＣ絶絶縁領域り浅い活
性領域を形成し、その後、ゲート電極をマスクにして不
純物の導入を行い前記活性領域と同導電型であって該活
性領域に隣接する不純物領域をセルフ・アライメントで
形成する」−稈を採っ”ζいるので、これに依り製造さ
れた゛１′、導体装置に於りる前記活性領域の下（ｊｊ
す、は前記絶縁領域に１１１われている。従って、前記
各不純物領域、即ら、ソース領域及びドレイン領域のチ
ャネル側端面がそれぞれ接近し、チャネルが短縮された
としても、ソース・Ｆレイン間に流れる電流は確実に活
性領域のみに流れるので、その電流は常にゲート電極の
印加電圧で制御可能であり、そのドレイン・コンダクタ
ンスＧＩｌは小さく ：ｉ＋ｉ持され、電圧・電流特性
が良好な飽和特性を示すようにすることができる。
仮に於けるゲート電極形成予定部分の表面に所要物質の
イオンを打ち込んで絶縁領域を形成してから引き続き不
純物イオンの杓ち込みを行っ°ＣＣ絶絶縁領域り浅い活
性領域を形成し、その後、ゲート電極をマスクにして不
純物の導入を行い前記活性領域と同導電型であって該活
性領域に隣接する不純物領域をセルフ・アライメントで
形成する」−稈を採っ”ζいるので、これに依り製造さ
れた゛１′、導体装置に於りる前記活性領域の下（ｊｊ
す、は前記絶縁領域に１１１われている。従って、前記
各不純物領域、即ら、ソース領域及びドレイン領域のチ
ャネル側端面がそれぞれ接近し、チャネルが短縮された
としても、ソース・Ｆレイン間に流れる電流は確実に活
性領域のみに流れるので、その電流は常にゲート電極の
印加電圧で制御可能であり、そのドレイン・コンダクタ
ンスＧＩｌは小さく ：ｉ＋ｉ持され、電圧・電流特性
が良好な飽和特性を示すようにすることができる。
第１図は槌来の半導体装置を説明する為の要部切断側面
図、第２図はチャネルが短縮された場合の電圧・電流特
性を示す線図、第３図乃至第７図は本発明一実施例を解
説する為の工程要所に於りる半導体装置の要部切断側面
図、第８図は本発明を実施して絶縁領域及び活性領域を
形成した場合のイオン濃度プロファイルを示す線図、第
９図は本発明を実施して製造した半導体装置に於Ｌ３る
電圧・電流特性を示す線図をそれぞれ表している。 図に於い７，１１は半絶縁性ＧａＡｓ基板、１２は二酸
化シリコン膜、１２Ａは開口、１３はフォト・レジスト
膜、１３Ａは開口、１４は絶縁領域、１５はｎ型活性領
域、１６はタングステン・シリサイド膜、１６Ｇはゲー
ト電極、１７はｎ４″型ソース領域、１８はｎ＋＋ドレ
イン領域、１９は二酸化シリコン膜、２０はソース電極
、２１はトレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 賃 ５ 図 第６図 第７図 ｏｓ
図、第２図はチャネルが短縮された場合の電圧・電流特
性を示す線図、第３図乃至第７図は本発明一実施例を解
説する為の工程要所に於りる半導体装置の要部切断側面
図、第８図は本発明を実施して絶縁領域及び活性領域を
形成した場合のイオン濃度プロファイルを示す線図、第
９図は本発明を実施して製造した半導体装置に於Ｌ３る
電圧・電流特性を示す線図をそれぞれ表している。 図に於い７，１１は半絶縁性ＧａＡｓ基板、１２は二酸
化シリコン膜、１２Ａは開口、１３はフォト・レジスト
膜、１３Ａは開口、１４は絶縁領域、１５はｎ型活性領
域、１６はタングステン・シリサイド膜、１６Ｇはゲー
ト電極、１７はｎ４″型ソース領域、１８はｎ＋＋ドレ
イン領域、１９は二酸化シリコン膜、２０はソース電極
、２１はトレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第４図 賃 ５ 図 第６図 第７図 ｏｓ
Claims (1)
- 基板に於けるゲート電極形成予定部分の表面に所要物質
のイオンを打ち込んで絶縁領域を形成してから引き続き
不純物イオンの打ち込みを行って該絶縁領域より浅い活
性領域を形成し、その後、ゲ−１・電極をマスクにして
不純物の導入を行い前記活性９工１域と同導電型であっ
て該活性領域に隣接する不純物領域をセルフ・アライメ
ントで形成する工程が含まれてなることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23894783A JPS60130863A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23894783A JPS60130863A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130863A true JPS60130863A (ja) | 1985-07-12 |
Family
ID=17037647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23894783A Pending JPS60130863A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019195021A (ja) * | 2018-05-01 | 2019-11-07 | 富士電機株式会社 | 窒化物半導体装置および窒化物半導体装置の製造方法 |
-
1983
- 1983-12-20 JP JP23894783A patent/JPS60130863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019195021A (ja) * | 2018-05-01 | 2019-11-07 | 富士電機株式会社 | 窒化物半導体装置および窒化物半導体装置の製造方法 |
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