JPS59110169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59110169A JPS59110169A JP21961282A JP21961282A JPS59110169A JP S59110169 A JPS59110169 A JP S59110169A JP 21961282 A JP21961282 A JP 21961282A JP 21961282 A JP21961282 A JP 21961282A JP S59110169 A JPS59110169 A JP S59110169A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に高信頼性を
要求されるＮチャネルＭＯ８半導体装置の製造に使用さ
れるものである。
要求されるＮチャネルＭＯ８半導体装置の製造に使用さ
れるものである。
〔発明の技術的背景とその問題点３
従来のＮチャネルＭＯＳトランジスタを第１図に示す。
図中ＩはＰ型シリコン基板であシ、このＰ型シリコン基
板Ｉには互いに電気的に分離されたＮ型ソース、ドレイ
ン領域２，３が形成されている。これらソース、ドレイ
領域２゜３間のチャネル領域上にはダート酸化膜４を介
して例えば多結晶シリコンからなる。ダート電極５が形
成されている。
板Ｉには互いに電気的に分離されたＮ型ソース、ドレイ
ン領域２，３が形成されている。これらソース、ドレイ
領域２゜３間のチャネル領域上にはダート酸化膜４を介
して例えば多結晶シリコンからなる。ダート電極５が形
成されている。
上述した従来のＮチャネルＭｏ８ ）ランソスタにおい
ては、微細化が進んでチャネル長が短かくなると、ドレ
イン領域３近傍のチャネル領域の電界強度が著しく増加
してホットエレクトロンが発生し、このホットエレクト
ロンがダート酸化膜４へ注入されてしきい値賦圧が変動
するという欠点がある。こうした現象は例えばＪ、Ｊ、
Ａ、Ｐ、、 １５ （１９７６） 、 １１２７に紹介
されている。このため微細化されたＭｏ８ ）ランリス
タでは通常用いられている５■のＶＤＤ電源が使用でき
なくなる可能性がある。
ては、微細化が進んでチャネル長が短かくなると、ドレ
イン領域３近傍のチャネル領域の電界強度が著しく増加
してホットエレクトロンが発生し、このホットエレクト
ロンがダート酸化膜４へ注入されてしきい値賦圧が変動
するという欠点がある。こうした現象は例えばＪ、Ｊ、
Ａ、Ｐ、、 １５ （１９７６） 、 １１２７に紹介
されている。このため微細化されたＭｏ８ ）ランリス
タでは通常用いられている５■のＶＤＤ電源が使用でき
なくなる可能性がある。
また、相補型ＭＯ８半導体装置においても微細化が進む
とホットエレクトロンの発生に起因する基板電流が引き
金となってラッチアップが起こるという欠点がある。
とホットエレクトロンの発生に起因する基板電流が引き
金となってラッチアップが起こるという欠点がある。
そこで、上述したホットキャリアの発生に起因する信頼
性低下に対する改善策として、例えばＩＢＥＥ、 Ｔｒ
ａｎｓ、 Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ、 Ｖｏｌ
、 ＥＤ−２７、１３５９〜１３６７、１９８０に示さ
れるＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ構造（以下
、ＬＤＤ構造と略称する）のＭｏ８ ）ランノスタが提
案されている。このＬＤＤ構造のＭＯＳトランソスタは
ドレイン領域が従来と同程度の不純物濃度の不純物領域
と、この領域に隣接してチャネル領域側に形成され、こ
の領域より１〜３桁低濃度の不純物領域とから構成され
ている。このように低濃度の不純物領域を設けることに
よシ、ドレイン領域近傍のチャネル領域での高電界を緩
和し、ホットキャリアの発生を防止しようとするもので
ある。
性低下に対する改善策として、例えばＩＢＥＥ、 Ｔｒ
ａｎｓ、 Ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅ、 Ｖｏｌ
、 ＥＤ−２７、１３５９〜１３６７、１９８０に示さ
れるＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ構造（以下
、ＬＤＤ構造と略称する）のＭｏ８ ）ランノスタが提
案されている。このＬＤＤ構造のＭＯＳトランソスタは
ドレイン領域が従来と同程度の不純物濃度の不純物領域
と、この領域に隣接してチャネル領域側に形成され、こ
の領域より１〜３桁低濃度の不純物領域とから構成され
ている。このように低濃度の不純物領域を設けることに
よシ、ドレイン領域近傍のチャネル領域での高電界を緩
和し、ホットキャリアの発生を防止しようとするもので
ある。
ところで、従来上述したＬＤＤ構造の□□□Ｓトランジ
スタは例えば第２図（ａ）〜（ｄ）に示す如き方法によ
り製造されている。
スタは例えば第２図（ａ）〜（ｄ）に示す如き方法によ
り製造されている。
まず、例えばＰ型シリコン基板１１に通常の方法によシ
フイールド酸化膜１２、ダート酸化膜１３及びケ゛ニド
電極１４ｆ形成した後、全面にＣＶＤ −Ｓ ｔ Ｏ２
）ｇ ｌ ５ ｆ堆積する（第２図（ａ）図示）。
フイールド酸化膜１２、ダート酸化膜１３及びケ゛ニド
電極１４ｆ形成した後、全面にＣＶＤ −Ｓ ｔ Ｏ２
）ｇ ｌ ５ ｆ堆積する（第２図（ａ）図示）。
次に、反応性イオンエツチング（ＲＩＥ ）により前記
ダート電極１４の端部に残存ＣＶＤ−８ｔ０２膜１５’
を形成した後、ケ゛−ト電極Ｉ４及び残存ＣＶＤ−８ｉ
ｎ２７４ ｔ ５′＠マスクとして利用し、Ｎ型不純物
を高ドーズ量でイオン注入する（同図（ｂ）図示）。つ
ついて、前記残存ＣＶＤ−８ｉｎ２膜１５′全エツチン
グした後、ケゞ−ト電極１４ ｋマスクとして利用し、
Ｎ型不純物を低ドーズ量でイオン注入する（同図（ｃ１
図示）。つづいて、熱処理して前記２回のＮ型不純物イ
オン注入層を活性化してチャネル領域近傍のＮ″′型不
純物領域１６ａ。
ダート電極１４の端部に残存ＣＶＤ−８ｔ０２膜１５’
を形成した後、ケ゛−ト電極Ｉ４及び残存ＣＶＤ−８ｉ
ｎ２７４ ｔ ５′＠マスクとして利用し、Ｎ型不純物
を高ドーズ量でイオン注入する（同図（ｂ）図示）。つ
ついて、前記残存ＣＶＤ−８ｉｎ２膜１５′全エツチン
グした後、ケゞ−ト電極１４ ｋマスクとして利用し、
Ｎ型不純物を低ドーズ量でイオン注入する（同図（ｃ１
図示）。つづいて、熱処理して前記２回のＮ型不純物イ
オン注入層を活性化してチャネル領域近傍のＮ″′型不
純物領域１６ａ。
７７ａとこれらの領域に隣接するＮ＋型不純物領域１６
ｂ 、 ｌ ；’ｂとからなるソース、ドレイン領域
ｒ６．ｒｖ２形成する（同図（ｄ）図示）。次いで、通
常の手法により配線等を形成し、ＮチャネルＭＯＳトラ
ンジスタを製造する。
ｂ 、 ｌ ；’ｂとからなるソース、ドレイン領域
ｒ６．ｒｖ２形成する（同図（ｄ）図示）。次いで、通
常の手法により配線等を形成し、ＮチャネルＭＯＳトラ
ンジスタを製造する。
しかしながら、上述した方法では第２図（ｂ）図示の工
程でＮ型不純物を高ドーズ量でイオン注入する際、ダー
ト電極Ｉ４の端部に形成された残存ＣＶＤ −６１０２
膜１５’はその周辺部が薄く々っているため不純物イオ
ンが透過してしまう。このため、同図（ｄＪ図示の工程
でイオン注入層を活性化するための熱処理を行なうと、
Ｎ−型不純物領域１６ａ、１７ａ”ｆ形成しようとする
領域が高濃度になり易い。したがって、Ｎ−型不純物領
域１６ａ、１７ａｆ制御性よく形成することが困難であ
り、ホットエレクトロンの発生を防止するという所期の
目的が達成できないという欠点がある。こうした欠点は
微細化が進むほど著しくなる。
程でＮ型不純物を高ドーズ量でイオン注入する際、ダー
ト電極Ｉ４の端部に形成された残存ＣＶＤ −６１０２
膜１５’はその周辺部が薄く々っているため不純物イオ
ンが透過してしまう。このため、同図（ｄＪ図示の工程
でイオン注入層を活性化するための熱処理を行なうと、
Ｎ−型不純物領域１６ａ、１７ａ”ｆ形成しようとする
領域が高濃度になり易い。したがって、Ｎ−型不純物領
域１６ａ、１７ａｆ制御性よく形成することが困難であ
り、ホットエレクトロンの発生を防止するという所期の
目的が達成できないという欠点がある。こうした欠点は
微細化が進むほど著しくなる。
し発明の目的」
本発明は上記欠点全解消するためになされたものであり
、ＬＤＤ構造を制御性よく形成することによシホットキ
ャリアの発生全有効に防止し、微細化に対応し得る半導
体装置の製造方法全提供しようとするものである。
、ＬＤＤ構造を制御性よく形成することによシホットキ
ャリアの発生全有効に防止し、微細化に対応し得る半導
体装置の製造方法全提供しようとするものである。
〔発明の概要」
本発明の半導体装置の製造方法は、まず、第１導電型の
素子領域表面にダート″′酸化膜となる熱酸化膜を形成
した後、全面に多結晶シリコン膜を堆積し、史に鑞気メ
ッキ電極となる金属層を蒸着する。欠に、ケ゛−ト電極
形成予定部上に対応する箇所だけが開口したホトレジス
トパターンを形成した後、電気メツキ法によシ該開ロ部
から露出した金属層上に開口部周辺のホトレノストパタ
ーン上でひさし状に延出して最終的なダート電極よ９幅
の広い電気メツキ層を形成する。つついて、前記ホトレ
ジストパターンを除去した後、前記祇気メッキ層をマス
クとして前記金属層をエツチングして、最終的なダート
電極と同一幅の金属層パターンを形成する。つづいて、
前記メッキ層全マスクとして異方性エツチングにより前
記多結晶シリコン膜をエツチングして最終的なデート電
極よ９幅の広い多結晶シリコンパターン全形成した後、
この多結晶シリコンパターンをマスクとして利用し、第
２導電型の不純物を高ドーズ量でイオン注入する。
素子領域表面にダート″′酸化膜となる熱酸化膜を形成
した後、全面に多結晶シリコン膜を堆積し、史に鑞気メ
ッキ電極となる金属層を蒸着する。欠に、ケ゛−ト電極
形成予定部上に対応する箇所だけが開口したホトレジス
トパターンを形成した後、電気メツキ法によシ該開ロ部
から露出した金属層上に開口部周辺のホトレノストパタ
ーン上でひさし状に延出して最終的なダート電極よ９幅
の広い電気メツキ層を形成する。つついて、前記ホトレ
ジストパターンを除去した後、前記祇気メッキ層をマス
クとして前記金属層をエツチングして、最終的なダート
電極と同一幅の金属層パターンを形成する。つづいて、
前記メッキ層全マスクとして異方性エツチングにより前
記多結晶シリコン膜をエツチングして最終的なデート電
極よ９幅の広い多結晶シリコンパターン全形成した後、
この多結晶シリコンパターンをマスクとして利用し、第
２導電型の不純物を高ドーズ量でイオン注入する。
つづいて、前記金属メッキ層を除去した後、前記金属層
パターンをマスクとして異方性エツチングによシ前記多
結晶ンリコンパターン全エツチングしてダート電極を形
成し、更に、このダート電極をマスクとして利用し、第
２導′屯型の不純物を低ドーズ量でイオン注入する。つ
づいて、前記金属層を除去した後、熱処理して前記２回
の不純物イオン注入層を活性化してＬＤＤ構造を形成す
る。
パターンをマスクとして異方性エツチングによシ前記多
結晶ンリコンパターン全エツチングしてダート電極を形
成し、更に、このダート電極をマスクとして利用し、第
２導′屯型の不純物を低ドーズ量でイオン注入する。つ
づいて、前記金属層を除去した後、熱処理して前記２回
の不純物イオン注入層を活性化してＬＤＤ構造を形成す
る。
上記方法によれば第２導電型の不純物を高ドーズ量でイ
オン注入する際、多結晶ンリコンバターンがマスクとし
て利用されているため、不純物イオンが透過することな
く従来の方法のようにＬＤＤ構造の低濃度不純物領域が
高濃度となることはない。しかも、この低濃度不純物領
域の幅は電気メツキ層のひさし部の幅によって決定され
るので制御性がよい。
オン注入する際、多結晶ンリコンバターンがマスクとし
て利用されているため、不純物イオンが透過することな
く従来の方法のようにＬＤＤ構造の低濃度不純物領域が
高濃度となることはない。しかも、この低濃度不純物領
域の幅は電気メツキ層のひさし部の幅によって決定され
るので制御性がよい。
〔発明の実施例」
以下、本発明の実施例全第３図（ａ）〜（ｇ） ’ｒ参
照して説明する。
照して説明する。
まず、Ｐ型ンリコン基板２Ｉに通常の選択酸化法に従い
、フィールド酸化膜２２を形成した後、このフィールド
酸化膜２２によって囲まれた島状の素子領域表面にダー
ト酸化膜となる熱酸化膜２３全形成した。次に、全面に
ＣＶＤ法によシ多結晶シリコン膜２４を堆積した後、Ｐ
ｏｃｔ３を用いてこの多結晶シリコン膜２４にリンを拡
赦させた。つついて、全面に蒸着法によｐ電気メッキ用
成極となるＴｉ Ｊ曽２５及びＰｄ層２６を順次形成し
た（第３図（ａ）図示）。
、フィールド酸化膜２２を形成した後、このフィールド
酸化膜２２によって囲まれた島状の素子領域表面にダー
ト酸化膜となる熱酸化膜２３全形成した。次に、全面に
ＣＶＤ法によシ多結晶シリコン膜２４を堆積した後、Ｐ
ｏｃｔ３を用いてこの多結晶シリコン膜２４にリンを拡
赦させた。つついて、全面に蒸着法によｐ電気メッキ用
成極となるＴｉ Ｊ曽２５及びＰｄ層２６を順次形成し
た（第３図（ａ）図示）。
次いで、ダート准極形成予定部に開口部２７ａが形成さ
れたホトレグストパター７２ｙ ｋ 形成した後、電気
メツキ法にょシ該開ロ部２７ａがら露出したＰｄ４２６
上に前記ホトレジストパターン２７よりも厚＜ Ａｕ膜
２８を析出させた。こノ際、Ａｕ７ｇ２Ｂは前記ホトレ
ノストパターン２７の膜厚全越えると、厚さ方向のみな
らず横方向にも析出しはじめ、開ロ部２７ａ周辺のホト
レジストパターン２７上にひさし状の部分が形成され、
最終的なダート電極より幅が広くなる。この横方向に析
出する幅はホトレグストパターン２７を越えて析出する
厚さの約８０係であることが確認されている。例えば、
横方向の析出幅を約Ｑ、３＃Ｉにしたい場合には、Ａｕ
膜２８をホトレジストパターン２７の膜厚より約０．３
６μｍ厚く析出させれはよい（同図（ｂ）図示）。
れたホトレグストパター７２ｙ ｋ 形成した後、電気
メツキ法にょシ該開ロ部２７ａがら露出したＰｄ４２６
上に前記ホトレジストパターン２７よりも厚＜ Ａｕ膜
２８を析出させた。こノ際、Ａｕ７ｇ２Ｂは前記ホトレ
ノストパターン２７の膜厚全越えると、厚さ方向のみな
らず横方向にも析出しはじめ、開ロ部２７ａ周辺のホト
レジストパターン２７上にひさし状の部分が形成され、
最終的なダート電極より幅が広くなる。この横方向に析
出する幅はホトレグストパターン２７を越えて析出する
厚さの約８０係であることが確認されている。例えば、
横方向の析出幅を約Ｑ、３＃Ｉにしたい場合には、Ａｕ
膜２８をホトレジストパターン２７の膜厚より約０．３
６μｍ厚く析出させれはよい（同図（ｂ）図示）。
次いで、前記ホトレジストパターン２７を除去した後、
前記Ａｕ膜２８をマスクとして塩化第２鉄系のエツチン
グ液を用いて前記Ｐｄ層２６を選択的にエツチングして
最終的なダート電極と同一幅のＰｄ層パターン２６′を
形成し、更に弗酸系のエツチング液を用いて前記Ｔｉ層
２５を選択的にエツチングして１１層パターン２５′ヲ
形成した（同図（ｃ）図示）。
前記Ａｕ膜２８をマスクとして塩化第２鉄系のエツチン
グ液を用いて前記Ｐｄ層２６を選択的にエツチングして
最終的なダート電極と同一幅のＰｄ層パターン２６′を
形成し、更に弗酸系のエツチング液を用いて前記Ｔｉ層
２５を選択的にエツチングして１１層パターン２５′ヲ
形成した（同図（ｃ）図示）。
次いで、前記Ａｕ膜２８をマスクとして反応性イオンエ
ツチング（ＲＩＥ ）によシ前記多結晶シリコン膜２４
をエツチングして最終的なケ゛−ト電極より幅の広い多
結晶シリコン膜パターン２４′全形成した。つづいて、
前記Ａｕ膜２８及び多結晶シリコン膜パターン２４′の
端部をマスクとして砒素’（ｚｌｏｃ−ｍ 以上のド
ーズ量でイオン注入した（同図（ｄ）図示）。
ツチング（ＲＩＥ ）によシ前記多結晶シリコン膜２４
をエツチングして最終的なケ゛−ト電極より幅の広い多
結晶シリコン膜パターン２４′全形成した。つづいて、
前記Ａｕ膜２８及び多結晶シリコン膜パターン２４′の
端部をマスクとして砒素’（ｚｌｏｃ−ｍ 以上のド
ーズ量でイオン注入した（同図（ｄ）図示）。
次いで、前記Ａｕ ｊ摸２８全強アルカリ液を用いて除
去した。この際、前記２６層パターン２６′も同時に除
去される。つついて、前記Ｔｉ層パターン２５′全マス
クとして前記多結晶シリコン膜パターン２４′ヲ再びＲ
ＩＥによシエッチングしてデート電極２９を形成しブζ
。この際、前記熱酸化ｔｍ ２３もエツチングされてケ
９−ト酸化膜３ｏが形成された。つづいて、前記Ｔ１層
パターン２５′及びダート電極２９をマスクとして砒素
全１（）１２〜． Ｏｊ ４．−２のドーズ量でイオン
注入した（同図（ｅ）図示）。
去した。この際、前記２６層パターン２６′も同時に除
去される。つついて、前記Ｔｉ層パターン２５′全マス
クとして前記多結晶シリコン膜パターン２４′ヲ再びＲ
ＩＥによシエッチングしてデート電極２９を形成しブζ
。この際、前記熱酸化ｔｍ ２３もエツチングされてケ
９−ト酸化膜３ｏが形成された。つづいて、前記Ｔ１層
パターン２５′及びダート電極２９をマスクとして砒素
全１（）１２〜． Ｏｊ ４．−２のドーズ量でイオン
注入した（同図（ｅ）図示）。
次いで、前記Ｔｉ層パターン２５′を弗酸系のエツチン
グ液でエツチングした。つづいて、熱処理を行ない前記
２回のＮ型不純物のイオン注入により形成されたイオン
注入層を活性化して、チャネル領域近傍の低濃度のＮ−
型不純物領域３Ｉａ、３２ａ及びこれらの領域に隣接す
る高濃度のＮ＋型不純物領域３１ｂ、３２ｂからなるソ
ース、ドレイン領域３１．３２ｆ形成した（同図（ｆ）
図示）。
グ液でエツチングした。つづいて、熱処理を行ない前記
２回のＮ型不純物のイオン注入により形成されたイオン
注入層を活性化して、チャネル領域近傍の低濃度のＮ−
型不純物領域３Ｉａ、３２ａ及びこれらの領域に隣接す
る高濃度のＮ＋型不純物領域３１ｂ、３２ｂからなるソ
ース、ドレイン領域３１．３２ｆ形成した（同図（ｆ）
図示）。
次いで、全面にＣｖＤ−ｓｔｏ２ｖ莫３３を堆積した後
・コンタクトホール３４，３４ｆ開孔した。つづいて、
全面に虹膜を蒸着した後、バターニングして配線３５．
３５ｆ形成し、ＬＤＤ構造のＮチャネルＭＯＳトランジ
スタを製造した（同図（ｇ）図示）。
・コンタクトホール３４，３４ｆ開孔した。つづいて、
全面に虹膜を蒸着した後、バターニングして配線３５．
３５ｆ形成し、ＬＤＤ構造のＮチャネルＭＯＳトランジ
スタを製造した（同図（ｇ）図示）。
しかして、上記方法によれば第３図（ｄ）図ボの工程で
砒素を高ドーズ量でイオン注入する際、最終的なケ゛−
ト電極よシ幅の広い多結晶シリコンパターン２４′の端
部がマスクとして利用されているので、砒素イオンが透
過して後にＮ−型不純物領域が形成される領域に達する
ことはない。
砒素を高ドーズ量でイオン注入する際、最終的なケ゛−
ト電極よシ幅の広い多結晶シリコンパターン２４′の端
部がマスクとして利用されているので、砒素イオンが透
過して後にＮ−型不純物領域が形成される領域に達する
ことはない。
したがって、第３図（ｆ）図示の工程で形成されるドレ
イン領域３２のＮ−型不純物領域３２ａが高濃度となる
ことはなく、素子が微細化してもこの領域近傍のチャネ
ル領域が高電界となってホットエレクトロンが発生する
のｔｉ効に防止することができる。このため、しきい値
電圧の変動や、ＣＭＯ３に用いた時のラッチアップ全防
止することができ、微細化に対応できる。
イン領域３２のＮ−型不純物領域３２ａが高濃度となる
ことはなく、素子が微細化してもこの領域近傍のチャネ
ル領域が高電界となってホットエレクトロンが発生する
のｔｉ効に防止することができる。このため、しきい値
電圧の変動や、ＣＭＯ３に用いた時のラッチアップ全防
止することができ、微細化に対応できる。
また、Ｎ−型不純物領域３１ａ、３２ａの幅は第３図（
ｂ）図示の工程で形成される負Ａｕ、１４２ Ｂがホト
レノストパターン２７上で横方向に析出して形成される
ひさし部の幅によって決定されるので制御性がよい。
ｂ）図示の工程で形成される負Ａｕ、１４２ Ｂがホト
レノストパターン２７上で横方向に析出して形成される
ひさし部の幅によって決定されるので制御性がよい。
なお、上記実施例では電気メツキ用電極となる金属層と
してＴｉ層及びＰｄ層の二層構造、電気メツキ層として
Ａｕ膜を用いたが、これに限らず他の金属を用いてもよ
い。また、金属層としては電気メツキ層及び多結晶シリ
コンに対して選択エツチング性全有し、かつ電気メツキ
層を有効に析出させるに十分な導電性を有していれば、
一層でもよいし二層以上の多層構造としてもよい。
してＴｉ層及びＰｄ層の二層構造、電気メツキ層として
Ａｕ膜を用いたが、これに限らず他の金属を用いてもよ
い。また、金属層としては電気メツキ層及び多結晶シリ
コンに対して選択エツチング性全有し、かつ電気メツキ
層を有効に析出させるに十分な導電性を有していれば、
一層でもよいし二層以上の多層構造としてもよい。
丑だ、本発明方法はＰチャネルＭＯ８半導体装置、相補
型ＭＯ８半導体装置等にも同様に適用できることは勿論
である。
型ＭＯ８半導体装置等にも同様に適用できることは勿論
である。
〔発明の効果」
以上詳述した如く、本発明によればＬＤＤ構造を制御性
よく形成することによジホットキャリアの発生を有効に
防止し、微細化に対応し得る半導体装置の製造方法を提
供できるものである。
よく形成することによジホットキャリアの発生を有効に
防止し、微細化に対応し得る半導体装置の製造方法を提
供できるものである。
第１図は従来のＮチャネルＭＯ８トランジスタの断面図
、第２図（ａ）〜（ｄ） Ｕ従来のＬＤＤ構造のＮチャ
ネルＭＯ３トランジスタの製造工程を示す断面図、第３
図（ａ）〜（ｇ）は本発明の実施例におけるＬＤＤ 構
造のＮチャネルＩｖｌｌＯ３）ランノスタの製造工程を
示す断面図である。 ２Ｉ・・・Ｐ型シリコン基板、２２・・フィール゛ド酸
化膜、２３・・・熱酸化膜、２４・・多結晶シリコン）
ｇ、２４’・・多結晶シリコンバクーン、２５・・Ｔｉ
層、２５′・・・Ｔｉ層パターン、２６・・ｐｄ層、２
６′・・・２６層パターン、２７・・・ホトレノストパ
ターン、２７ａ・・開口部、２８・Ａｕ膜、２９・・グ
ー１電極、３０・・ケゝ−ト虚化膜、３１．３２ ・・
ソース。 ドレイン領域、３１ａ、３２ａ・・Ｎ−型不純物領域、
３１ｂ、３２ｂ・・炉型不純物領域、３３・・ＣＶＤ
−Ｓ ｉＯ２膜、３４・・・コンタクトホール、３５・
・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 ！２図 第３図
、第２図（ａ）〜（ｄ） Ｕ従来のＬＤＤ構造のＮチャ
ネルＭＯ３トランジスタの製造工程を示す断面図、第３
図（ａ）〜（ｇ）は本発明の実施例におけるＬＤＤ 構
造のＮチャネルＩｖｌｌＯ３）ランノスタの製造工程を
示す断面図である。 ２Ｉ・・・Ｐ型シリコン基板、２２・・フィール゛ド酸
化膜、２３・・・熱酸化膜、２４・・多結晶シリコン）
ｇ、２４’・・多結晶シリコンバクーン、２５・・Ｔｉ
層、２５′・・・Ｔｉ層パターン、２６・・ｐｄ層、２
６′・・・２６層パターン、２７・・・ホトレノストパ
ターン、２７ａ・・開口部、２８・Ａｕ膜、２９・・グ
ー１電極、３０・・ケゝ−ト虚化膜、３１．３２ ・・
ソース。 ドレイン領域、３１ａ、３２ａ・・Ｎ−型不純物領域、
３１ｂ、３２ｂ・・炉型不純物領域、３３・・ＣＶＤ
−Ｓ ｉＯ２膜、３４・・・コンタクトホール、３５・
・・配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 ！２図 第３図
Claims (1)
- 第１導成型の半導体基板に形成された島状の素子領域表
面にケ゛−ト酸化膜となる熱酸化膜を形成した後、全面
に多結晶ンリコン膜全堆積し、更に、電気メッキ゛電極
となる金属層全蒸着する工程と、該金属層上にダート電
極形成予定部が開口されたホトレジストパターンを形成
する工程と、電気メツキ法によシ該開ロ部から露出した
金縞層上に開口部周辺のホトレジストパターン上でひさ
し状に延出するように前記金属層に対して選択エツチン
グ性を有する金属メッキ層を形成する工程と、前記ホト
レジストパターンを除去した後、前記金属メッキ層全マ
スクとして前記金属層をエツチングして金属層パターン
全形成する工程と、前記金属メッキ層をマスクとして異
方性エツチングにより前記多結晶シリコン膜をエツチン
グして多結晶ンリコンパターンを形成する工程と、該多
結晶ンリコンパターンをマスクとして利用し、第２導電
型の不純物を高ドーズ量でイオン注入する工程と、前記
金属メッキ層を除去した後、前記金属層パターンをマス
クとして再び異方性エツチングによシ前記多結晶シリコ
ンパターンをエツチングしてダート電極を形成する工程
と、該ｒ−）電極をマスクとして利用し、第２導電型の
不純物を低ドース量でイオン注入する工程と、前記金属
層全除去した後、熱処理して前記２回の不純物イオン注
入層を活性化して、チャネル領域近傍で低濃度、チャネ
ル領域から離れた部分で高濃度の第２導電型ソース、ド
レイン領域を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21961282A JPS59110169A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21961282A JPS59110169A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110169A true JPS59110169A (ja) | 1984-06-26 |
Family
ID=16738254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21961282A Pending JPS59110169A (ja) | 1982-12-15 | 1982-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110169A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978626A (en) * | 1988-09-02 | 1990-12-18 | Motorola, Inc. | LDD transistor process having doping sensitive endpoint etching |
| US5310699A (en) * | 1984-08-28 | 1994-05-10 | Sharp Kabushiki Kaisha | Method of manufacturing a bump electrode |
| US5354697A (en) * | 1991-09-23 | 1994-10-11 | U.S. Philips Corporation | Implantation method having improved material purity |
-
1982
- 1982-12-15 JP JP21961282A patent/JPS59110169A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310699A (en) * | 1984-08-28 | 1994-05-10 | Sharp Kabushiki Kaisha | Method of manufacturing a bump electrode |
| US4978626A (en) * | 1988-09-02 | 1990-12-18 | Motorola, Inc. | LDD transistor process having doping sensitive endpoint etching |
| US5354697A (en) * | 1991-09-23 | 1994-10-11 | U.S. Philips Corporation | Implantation method having improved material purity |
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