JPH0586872B2 - - Google Patents
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- JPH0586872B2 JPH0586872B2 JP59137685A JP13768584A JPH0586872B2 JP H0586872 B2 JPH0586872 B2 JP H0586872B2 JP 59137685 A JP59137685 A JP 59137685A JP 13768584 A JP13768584 A JP 13768584A JP H0586872 B2 JPH0586872 B2 JP H0586872B2
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- Japan
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- gate electrode
- layer
- polysilicon layer
- polysilicon
- insulating layer
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置の製造方法に関し、特に
EPROMなどのように多層ポリシリコン層を有す
る半導体装置の製造方法に関するものである。
EPROMなどのように多層ポリシリコン層を有す
る半導体装置の製造方法に関するものである。
（従来技術）
例えば二層ポリシリコン層をもつ半導体装置を
製造するには、従来の方法によれば第１層目のポ
リシリコン層を堆積してそのパータンニングを行
ない、次にその上に層間絶縁層を形成した後、更
にその上に第２層目のポリシリコン層を形成して
その第２層目のポリシリコン層をパターンニング
するというプロセスを含んでいる。
製造するには、従来の方法によれば第１層目のポ
リシリコン層を堆積してそのパータンニングを行
ない、次にその上に層間絶縁層を形成した後、更
にその上に第２層目のポリシリコン層を形成して
その第２層目のポリシリコン層をパターンニング
するというプロセスを含んでいる。
そのため、工程数が多くなり、製造に長時間を
要する問題がある。
要する問題がある。
（目的）
本発明は、多層ポリシリコン層構造の形成を少
ない工程数で行なうことにより、短期間で多層ポ
リシリコン層構造の半導体装置を製造できる方法
を提供することを目的としたものである。
ない工程数で行なうことにより、短期間で多層ポ
リシリコン層構造の半導体装置を製造できる方法
を提供することを目的としたものである。
（構成）
本発明に製造方法によれば、シリコン基板上に
ゲート絶縁膜を介して堆積されたポリシリコン層
の膜厚の中間部にピークをもつように酸素又は窒
素をイオン注入し、その後の熱処理により前記イ
オン注入部分を絶縁層に変換することによりその
絶縁層の上部をコントロールゲート電極、その絶
縁層の下部をフローテイングゲート電極とするプ
ロセスを含んで、半導体メモリ装置が形成され
る。
ゲート絶縁膜を介して堆積されたポリシリコン層
の膜厚の中間部にピークをもつように酸素又は窒
素をイオン注入し、その後の熱処理により前記イ
オン注入部分を絶縁層に変換することによりその
絶縁層の上部をコントロールゲート電極、その絶
縁層の下部をフローテイングゲート電極とするプ
ロセスを含んで、半導体メモリ装置が形成され
る。
したがつて、本発明では１回のポリシリコンの
堆積工程と、１回のイオン注入工程と、独自に又
は他の行程と同時に行なわれる１回の熱処理工程
により二層ポリシリコン構造が形成される。
堆積工程と、１回のイオン注入工程と、独自に又
は他の行程と同時に行なわれる１回の熱処理工程
により二層ポリシリコン構造が形成される。
注入されるイオン種は、酸素イオン又は窒素イ
オンであり、それらにより形成される絶縁層はそ
れぞれ酸化膜又は窒化膜である。
オンであり、それらにより形成される絶縁層はそ
れぞれ酸化膜又は窒化膜である。
以下、実施例について本発明を詳細に説明する
る。
る。
第２図はEPROMのメモリセル部を表わし、第
３図はそのＡ−Ａ線断面図、第４図はＢ−Ｂ線断
面図である。
３図はそのＡ−Ａ線断面図、第４図はＢ−Ｂ線断
面図である。
シリコン基板２の表面にフイールド酸化膜４で
囲まれたフイールド（活性領域）５が形成され、
ソース領域、ドレイン領域となるＮ型又はＰ型の
不純物拡散領域６，８が形成されている。
囲まれたフイールド（活性領域）５が形成され、
ソース領域、ドレイン領域となるＮ型又はＰ型の
不純物拡散領域６，８が形成されている。
シリコン基板２上にはゲート酸化膜１０を介し
て第１層目のポリシリコン層にてなるフローテイ
ングゲート電極１２が形成され、その上には層間
絶縁層１４を介して第２層目のポリシリコン層に
てなるコントロールゲート電極１６が形成されて
いる。１８は表面の絶縁層、２０，２２はソー
ス、ドレイン領域６，８と周辺のトランジスタな
どとの接続を行なうためのコンタクトホール、２
４，２６は隣接するフイールドのフローテイング
ゲート電極１２を分離するための領域であり、絶
縁層で形成されている。
て第１層目のポリシリコン層にてなるフローテイ
ングゲート電極１２が形成され、その上には層間
絶縁層１４を介して第２層目のポリシリコン層に
てなるコントロールゲート電極１６が形成されて
いる。１８は表面の絶縁層、２０，２２はソー
ス、ドレイン領域６，８と周辺のトランジスタな
どとの接続を行なうためのコンタクトホール、２
４，２６は隣接するフイールドのフローテイング
ゲート電極１２を分離するための領域であり、絶
縁層で形成されている。
このEPROMを製造する本発明の一実施例を第
１図Ａ〜Ｄにより説明する。なお、同図で左側の
フイールドはメモリセル用、右側のフイールドは
周辺のトランジスタ用である。
１図Ａ〜Ｄにより説明する。なお、同図で左側の
フイールドはメモリセル用、右側のフイールドは
周辺のトランジスタ用である。
第１図Ａに示されるようにシリコン基板２に
LOCOS法によりフイールド酸化膜４を形成した
後、ゲート酸化膜３０を形成し、その上にリンド
ープされたポリシリコン層３１を約6000Åの厚さ
に堆積する。次にレジスト３２を塗布し、第２図
におるフローテイングゲート電極分離領域２４，
２６となる領域を含む帯状開口（紙面に垂直な方
向に帯状の延びる）３４，３６を有するレジスト
パターンを形成する。そして、そのレジスト３２
をマスクとして酸素イオンを注入する。３７，３
９は酸素イオンが注入された部分である。
LOCOS法によりフイールド酸化膜４を形成した
後、ゲート酸化膜３０を形成し、その上にリンド
ープされたポリシリコン層３１を約6000Åの厚さ
に堆積する。次にレジスト３２を塗布し、第２図
におるフローテイングゲート電極分離領域２４，
２６となる領域を含む帯状開口（紙面に垂直な方
向に帯状の延びる）３４，３６を有するレジスト
パターンを形成する。そして、そのレジスト３２
をマスクとして酸素イオンを注入する。３７，３
９は酸素イオンが注入された部分である。
この酸素イオンが注入された部分３７，３９は
図に示されるように、ポリシリコン層３１の膜厚
の下層部に集まるようにイオン注入を制御する。
その条件としては、例えば注入エネルギーは約
100KeV、ドーズ量は1017〜1020／cm2程度が適当
である。
図に示されるように、ポリシリコン層３１の膜厚
の下層部に集まるようにイオン注入を制御する。
その条件としては、例えば注入エネルギーは約
100KeV、ドーズ量は1017〜1020／cm2程度が適当
である。
次に、レジスト３２を除去し、さらに酸素イオ
ンを注入する。
ンを注入する。
このときは、注入された酸素イオンが同図で記
号４２で示される領域、すなわちポリシリコン層
３１の膜厚の中間部分、に集まるようにイオン注
入を制御する。その条件としては、例えば注入エ
ネルギーは約60KeV、ドーズ量は1017〜1020／cm2
程度が適当である。
号４２で示される領域、すなわちポリシリコン層
３１の膜厚の中間部分、に集まるようにイオン注
入を制御する。その条件としては、例えば注入エ
ネルギーは約60KeV、ドーズ量は1017〜1020／cm2
程度が適当である。
次に熱処理を行なつてイオン注入領域を活性化
すると、同図Ｂに示されるように酸化膜４２を介
して第１層目のポリシリコン層４４と第２層目の
ポリシリコン層４６に分離された二層ポリシリコ
ン構造が形成される。
すると、同図Ｂに示されるように酸化膜４２を介
して第１層目のポリシリコン層４４と第２層目の
ポリシリコン層４６に分離された二層ポリシリコ
ン構造が形成される。
第１層目のポリシリコン層４４はメモリセル部
ではフローテイングゲート電極となり、周辺トラ
ンジスタ部ではゲート電極及び配線層となる。第
２層目のポリシリコン層４６はメモリセル部にお
いてコントロールゲート電極となる。酸化層４２
は層間酸化膜となる。
ではフローテイングゲート電極となり、周辺トラ
ンジスタ部ではゲート電極及び配線層となる。第
２層目のポリシリコン層４６はメモリセル部にお
いてコントロールゲート電極となる。酸化層４２
は層間酸化膜となる。
そして、第１層目のポリシリコン層４４はイオ
ン注入層３７，３９が活性化されて得られる酸化
膜３８と４０により隣接する第１層目ポリシリコ
ン層４４とは分離される。
ン注入層３７，３９が活性化されて得られる酸化
膜３８と４０により隣接する第１層目ポリシリコ
ン層４４とは分離される。
次にレジストでコントロールゲート電極を形成
する領域のみをマスクして、他の領域の第２層目
ポリシリコン層４６をエツチングにより除去す
る。その後、周辺トランジスタのゲート電極と配
線部分にレジストパターン４８，５０を形成し
（同図Ｃ）、層間酸化膜４２と第１層目のポリシリ
コン層４４をエツチングする（同図Ｄ）。
する領域のみをマスクして、他の領域の第２層目
ポリシリコン層４６をエツチングにより除去す
る。その後、周辺トランジスタのゲート電極と配
線部分にレジストパターン４８，５０を形成し
（同図Ｃ）、層間酸化膜４２と第１層目のポリシリ
コン層４４をエツチングする（同図Ｄ）。
その後、通常のプロセスによりソース、ドレイ
ン領域の形成、絶縁層形成、コンタクトホール形
成、メタル配線形成等を経て第２図〜第４図に示
されたようなEPROMが形成される。
ン領域の形成、絶縁層形成、コンタクトホール形
成、メタル配線形成等を経て第２図〜第４図に示
されたようなEPROMが形成される。
実施例では第１図Ｂのイオン注入の後、熱処理
を行なつてイオン注入層を活性化しているが、い
ずれ後のソース、ドレイン領域の形成時に熱処理
が行なわれるので、上記のイオン注入直後の熱処
理は省略してもよい。
を行なつてイオン注入層を活性化しているが、い
ずれ後のソース、ドレイン領域の形成時に熱処理
が行なわれるので、上記のイオン注入直後の熱処
理は省略してもよい。
また、実施例ではポリシリコン層に酸素イオン
を注入してフローテイングゲート電極の分離領域
と層間絶縁膜を形成しているが、窒素イオンを使
用することもできる。その場合には形成される絶
縁膜は窒化膜となる。
を注入してフローテイングゲート電極の分離領域
と層間絶縁膜を形成しているが、窒素イオンを使
用することもできる。その場合には形成される絶
縁膜は窒化膜となる。
（効果）
本発明によれば、１回のポリシリコン堆積と、
１回の酸素イオン又は窒素イオンの注入、及び他
の工程とも兼用できる１回の熱処理により多層ポ
リシリコン構造を形成することができるので、半
導体装置の製造プロセスが簡単になり、短期間で
製造できるようになる。
１回の酸素イオン又は窒素イオンの注入、及び他
の工程とも兼用できる１回の熱処理により多層ポ
リシリコン構造を形成することができるので、半
導体装置の製造プロセスが簡単になり、短期間で
製造できるようになる。
第１図Ａないし同図Ｄは一実施例を示す断面
図、第２図はEPROMの一例を示す平面図、第３
図は第２図のＡ−Ａ線断面図、第４図は第２図の
Ｂ−Ｂ線断面図である。 ３１……ポリシリコン層、４０，４２……イオ
ン注入により形成された酸化膜、４４……第１層
目のポリシリコン層、４６……第２層目のポリシ
リコン層。
図、第２図はEPROMの一例を示す平面図、第３
図は第２図のＡ−Ａ線断面図、第４図は第２図の
Ｂ−Ｂ線断面図である。 ３１……ポリシリコン層、４０，４２……イオ
ン注入により形成された酸化膜、４４……第１層
目のポリシリコン層、４６……第２層目のポリシ
リコン層。
Claims (1)
- １ コントロールゲート電極及びフローテイング
ゲート電極を備えた半導体メモリ装置の製造方法
において、シリコン基板上にゲート絶縁膜を介し
て堆積されたポリシリコン層の膜厚の中間部にピ
ークをもつように酸素又は窒素をイオン注入し、
その後の熱処理により前記イオン注入部分を絶縁
層に変換することによりその絶縁層の上部をコン
トロールゲート電極、その絶縁層の下部をフロー
テイングゲート電極とするプロセスを含むことを
特徴とする半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137685A JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137685A JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116575A JPS6116575A (ja) | 1986-01-24 |
| JPH0586872B2 true JPH0586872B2 (ja) | 1993-12-14 |
Family
ID=15204410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137685A Granted JPS6116575A (ja) | 1984-07-03 | 1984-07-03 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116575A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5192707A (en) * | 1991-07-31 | 1993-03-09 | Sgs-Thomson Microelectronics, Inc. | Method of forming isolated regions of oxide |
-
1984
- 1984-07-03 JP JP59137685A patent/JPS6116575A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116575A (ja) | 1986-01-24 |
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