JPH0575071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0575071A JPH0575071A JP23272891A JP23272891A JPH0575071A JP H0575071 A JPH0575071 A JP H0575071A JP 23272891 A JP23272891 A JP 23272891A JP 23272891 A JP23272891 A JP 23272891A JP H0575071 A JPH0575071 A JP H0575071A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- rom
- photoresist
- manufacturing
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】イオン注入法を用いて形成するマスクＲＯＭに
おいて、ゲート電極の形成後２価イオンをイオン注入す
る際、高エネルギーでの注入により、フィールド酸化膜
下にも注入されてしまうことを防ぐための製造方法を提
供する。 【構成】ゲート酸化膜６の形成、ゲート電極２の形成、
ソース及びドレインの形成、第１のフォトレジスト７の
形成、及びエッチバック工程、第２のフォトレジスト８
を形成し、第２のフォトレジストを用いて選択的に２価
イオンをイオン注入する工程、第１，第２のフォトレジ
ストを除去後層間絶縁膜の形成、コンタクト開口、アル
ミニウム配線を形成する工程を含んで構成される。 【効果】２価イオンの注入に際し、フィールド酸化膜下
のＮ型低濃度不純物層が形成されないので、単位セルの
面積を大きくする必要がなくなり、大容量のＲＯＭを必
要とする製品に対し効果的である。
おいて、ゲート電極の形成後２価イオンをイオン注入す
る際、高エネルギーでの注入により、フィールド酸化膜
下にも注入されてしまうことを防ぐための製造方法を提
供する。 【構成】ゲート酸化膜６の形成、ゲート電極２の形成、
ソース及びドレインの形成、第１のフォトレジスト７の
形成、及びエッチバック工程、第２のフォトレジスト８
を形成し、第２のフォトレジストを用いて選択的に２価
イオンをイオン注入する工程、第１，第２のフォトレジ
ストを除去後層間絶縁膜の形成、コンタクト開口、アル
ミニウム配線を形成する工程を含んで構成される。 【効果】２価イオンの注入に際し、フィールド酸化膜下
のＮ型低濃度不純物層が形成されないので、単位セルの
面積を大きくする必要がなくなり、大容量のＲＯＭを必
要とする製品に対し効果的である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳ型半導体素子の製造方法、更に詳しく
はイオン注入を用いて“０”，“１”を記憶させるマス
クＲＯＭの製造方法に関する。
関し、特にＭＯＳ型半導体素子の製造方法、更に詳しく
はイオン注入を用いて“０”，“１”を記憶させるマス
クＲＯＭの製造方法に関する。
【０００２】
【従来の技術】イオン注入方式によるマスクＲＯＭは、
セルサイズが非常に小さいことから大容量のＲＯＭある
いは１チップマイクロコンピュータ等に最も一般的に用
いられている。このイオン注入方式によるマスクＲＯＭ
の製造方法は、ゲート電極形成前にＰ型及びＮ型エンハ
ンスメントトランジスタのＶT 制御のためのイオン注入
を行なう工程の後に、マスクＲＯＭ部へのイオン注入工
程も行なわれていた。ところが、マスクＲＯＭあるいは
１チップマイクロコンピュータといった製品は、ＲＯＭ
の内容を変えることにより非常に多くの製品を受注する
わけであり、ＴＡＴの短縮という面からはなるべく後方
の製造工程で、このＲＯＭの内容を決定するイオン注入
を行なうのが好ましく、近年ではゲート電極の形成及び
ソース・ドレインの形成後層間絶縁膜形成前にＲＯＭへ
のイオン注入を行なうことでＴＡＴの短縮を図ってい
る。ところで、ゲート電極を形成した後に、ゲート電極
下にイオン注入するためには従来より高エネルギーで行
なう必要があり、現状では等価的に高エネルギー化とい
うことでイオン原子を２価イオンとする手法を用いてい
る。
セルサイズが非常に小さいことから大容量のＲＯＭある
いは１チップマイクロコンピュータ等に最も一般的に用
いられている。このイオン注入方式によるマスクＲＯＭ
の製造方法は、ゲート電極形成前にＰ型及びＮ型エンハ
ンスメントトランジスタのＶT 制御のためのイオン注入
を行なう工程の後に、マスクＲＯＭ部へのイオン注入工
程も行なわれていた。ところが、マスクＲＯＭあるいは
１チップマイクロコンピュータといった製品は、ＲＯＭ
の内容を変えることにより非常に多くの製品を受注する
わけであり、ＴＡＴの短縮という面からはなるべく後方
の製造工程で、このＲＯＭの内容を決定するイオン注入
を行なうのが好ましく、近年ではゲート電極の形成及び
ソース・ドレインの形成後層間絶縁膜形成前にＲＯＭへ
のイオン注入を行なうことでＴＡＴの短縮を図ってい
る。ところで、ゲート電極を形成した後に、ゲート電極
下にイオン注入するためには従来より高エネルギーで行
なう必要があり、現状では等価的に高エネルギー化とい
うことでイオン原子を２価イオンとする手法を用いてい
る。
【０００３】図３を用いて、２価イオンによるマスクＲ
ＯＭ部の製造方法を説明する。図３（ａ）におけるＡ−
Ａ1 の断面を図３（ｂ）に、Ｂ−Ｂ1 の断面を図３
（ｃ）に示す。製造方法は、従来より用いられている選
択酸化の後、ゲート酸化膜２６の形成，ゲート電極の形
成，ソース，ドレインとなるＮ型高濃度不純物層２５の
形成をそれぞれ順次行なう。マスクＲＯＭのＮ型低濃度
層２８を形成すべくフォトレジスト３０のパターニング
を行ない、その後２価イオンによるイオン注入を行なう
ものである。そして層間絶縁膜の形成，コンタクト開
口，アルミニウム配線の形成と従来通りのＭＯＳＬＳＩ
の製造方法により、マスクＲＯＭ、あるいはマスクＲＯ
Ｍ内蔵１チップマイクロコンピュータを製造している。
ＯＭ部の製造方法を説明する。図３（ａ）におけるＡ−
Ａ1 の断面を図３（ｂ）に、Ｂ−Ｂ1 の断面を図３
（ｃ）に示す。製造方法は、従来より用いられている選
択酸化の後、ゲート酸化膜２６の形成，ゲート電極の形
成，ソース，ドレインとなるＮ型高濃度不純物層２５の
形成をそれぞれ順次行なう。マスクＲＯＭのＮ型低濃度
層２８を形成すべくフォトレジスト３０のパターニング
を行ない、その後２価イオンによるイオン注入を行なう
ものである。そして層間絶縁膜の形成，コンタクト開
口，アルミニウム配線の形成と従来通りのＭＯＳＬＳＩ
の製造方法により、マスクＲＯＭ、あるいはマスクＲＯ
Ｍ内蔵１チップマイクロコンピュータを製造している。
【０００４】
【発明が解決しようとする課題】この従来の２価イオン
注入法によるＲＯＭの形成においては以下の問題があ
る。
注入法によるＲＯＭの形成においては以下の問題があ
る。
【０００５】２価イオンでのＲＯＭイオン注入ではより
高エネルギーで注入を行なうわけであり、１価イオンで
のＲＯＭイオン注入においてはイオン注入されなかった
領域，すなわち図３（ｃ）に示すフィールド酸化膜下の
Ｎ型低濃度不純物領域３１も形成されてしまうため、Ｒ
ＯＭイオン注入のためのパターンにおいてとなり合う間
隔が１価イオン注入のときに比べ大きく取る必要があ
る。したがってＲＯＭの単位セルサイズが大きくなるこ
とになり、ＲＯＭの大容量化にとっては非常に大きな問
題点となることである。
高エネルギーで注入を行なうわけであり、１価イオンで
のＲＯＭイオン注入においてはイオン注入されなかった
領域，すなわち図３（ｃ）に示すフィールド酸化膜下の
Ｎ型低濃度不純物領域３１も形成されてしまうため、Ｒ
ＯＭイオン注入のためのパターンにおいてとなり合う間
隔が１価イオン注入のときに比べ大きく取る必要があ
る。したがってＲＯＭの単位セルサイズが大きくなるこ
とになり、ＲＯＭの大容量化にとっては非常に大きな問
題点となることである。
【０００６】本発明の目的は、２価のイオン注入を選択
的に行なうにあたり、フィールド酸化膜下にＮ型低濃度
不純物層が形成されることなく、１価のイオン注入でＲ
ＯＭを形成した時と同様単位セルの面積を大きくする必
要がなくなり、ＲＯＭの大容量化に効果の発揮できる半
導体装置の製造方法を提供することにある。
的に行なうにあたり、フィールド酸化膜下にＮ型低濃度
不純物層が形成されることなく、１価のイオン注入でＲ
ＯＭを形成した時と同様単位セルの面積を大きくする必
要がなくなり、ＲＯＭの大容量化に効果の発揮できる半
導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、選択酸化による素子分離，ゲート酸化膜の形
成，ゲート電極，ソース及びドレインの高濃度不純物層
の形成の後第１のフォトレジストの形成及びエッチバッ
クによる平坦化する工程と、第２のフォトレジストの塗
布及びパターンニングによりＲＯＭ領域のゲート電極下
に選択的に２価イオン注入をする工程と、第１，第２の
フォトレジストを除去し、層間絶縁膜の形成，コンタク
トの開口，アルミニウム配線を形成する工程とを有して
いる。
造方法は、選択酸化による素子分離，ゲート酸化膜の形
成，ゲート電極，ソース及びドレインの高濃度不純物層
の形成の後第１のフォトレジストの形成及びエッチバッ
クによる平坦化する工程と、第２のフォトレジストの塗
布及びパターンニングによりＲＯＭ領域のゲート電極下
に選択的に２価イオン注入をする工程と、第１，第２の
フォトレジストを除去し、層間絶縁膜の形成，コンタク
トの開口，アルミニウム配線を形成する工程とを有して
いる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例におけるマスクＲＯＭ部の
イオン注入を行なう状態を示す平面的なパターン図およ
び、そのＡ−Ａ1 の断面図並びにＢ−Ｂ1 の断面図であ
る。従来例との大きな違いは、マスクＲＯＭ部への選択
的なイオン注入を行なう前に、第１のフォトレジストを
ＲＯＭ部のゲート電極間に埋め込んでおくことにある。
る。図１は本発明の一実施例におけるマスクＲＯＭ部の
イオン注入を行なう状態を示す平面的なパターン図およ
び、そのＡ−Ａ1 の断面図並びにＢ−Ｂ1 の断面図であ
る。従来例との大きな違いは、マスクＲＯＭ部への選択
的なイオン注入を行なう前に、第１のフォトレジストを
ＲＯＭ部のゲート電極間に埋め込んでおくことにある。
【０００９】図２は本発明の製造方法を示す断面図であ
り、図１（ａ）中のＡ−Ａ1 の断面である。図２（ａ）
で従来技術である選択酸化による素子分離をした後、例
えば熱酸化法によりゲート酸化膜６を形成し、例えばＬ
ＰＣＶＤ法により多結晶シリコンの成長，例えば熱拡散
による不純物の導入を行ない、その後例えばフォトリソ
グラフィー技術及びエッチング技術による多結晶シリコ
ンのパターニングを行なうことによりゲート電極２を形
成し、さらにソース及びドレインとなるＮ型高濃度不純
物層５を例えばイオン注入技術を用いて形成する。次に
図２（ｂ）に示すように、第１のフォトレジスト７を塗
布法により全面に形成する。このときの膜厚はレジスト
表面が充分平坦となるよう１．０〜２．０μｍが必要で
ある。そして、ドライエッチング法を用いてゲート電極
２の上部が露出するまでエッチバックを行なう。これに
より、ＲＯＭ部のゲート電極２の間は第１のフォトレジ
ストが埋込まれた状態となっている。次に図１（ｂ）に
示すように選択的にマスクＲＯＭ部にイオン注入を行な
うため、第２のフォトレジスト８を塗布しフォトリソグ
ラフィー技術によりパターニングを行なう。その後イオ
ン注入法により２価のリンイオン（31Ｐ++）の注入を行
なう。第１，第２のフォトレジストを例えば酸素プラズ
マでアッシング後熱処理を行ないＮ型低濃度不純物層１
２を形成する。最後に図２（ｃ）に示すように層間絶縁
膜の形成，コンタクト開口，アルミニウム配線の形成す
ることによりマスクＲＯＭ部，通常トランジスタが形成
可能となる。
り、図１（ａ）中のＡ−Ａ1 の断面である。図２（ａ）
で従来技術である選択酸化による素子分離をした後、例
えば熱酸化法によりゲート酸化膜６を形成し、例えばＬ
ＰＣＶＤ法により多結晶シリコンの成長，例えば熱拡散
による不純物の導入を行ない、その後例えばフォトリソ
グラフィー技術及びエッチング技術による多結晶シリコ
ンのパターニングを行なうことによりゲート電極２を形
成し、さらにソース及びドレインとなるＮ型高濃度不純
物層５を例えばイオン注入技術を用いて形成する。次に
図２（ｂ）に示すように、第１のフォトレジスト７を塗
布法により全面に形成する。このときの膜厚はレジスト
表面が充分平坦となるよう１．０〜２．０μｍが必要で
ある。そして、ドライエッチング法を用いてゲート電極
２の上部が露出するまでエッチバックを行なう。これに
より、ＲＯＭ部のゲート電極２の間は第１のフォトレジ
ストが埋込まれた状態となっている。次に図１（ｂ）に
示すように選択的にマスクＲＯＭ部にイオン注入を行な
うため、第２のフォトレジスト８を塗布しフォトリソグ
ラフィー技術によりパターニングを行なう。その後イオ
ン注入法により２価のリンイオン（31Ｐ++）の注入を行
なう。第１，第２のフォトレジストを例えば酸素プラズ
マでアッシング後熱処理を行ないＮ型低濃度不純物層１
２を形成する。最後に図２（ｃ）に示すように層間絶縁
膜の形成，コンタクト開口，アルミニウム配線の形成す
ることによりマスクＲＯＭ部，通常トランジスタが形成
可能となる。
【００１０】
【発明の効果】以上説明したように本発明は、２価のイ
オン注入を選択的に行なうにあたり、マスクＲＯＭ部の
ゲート電極間に第１のフォトレジストを埋め込んでいる
ため、図３（ｃ）に示すようにフィールド酸化膜下のＮ
型低濃度不純物層３１が形成されることはない。したが
って同一ワード線（多結晶シリコン電極）上の隣り合う
トランジスタの間隔はマスクＲＯＭのイオン注入時の間
隔で決定する必要はなくなり、１価のイオン注入でＲＯ
Ｍを形成した時と同様単位セルの面積を大きくする必要
がなくなるという効果を有し、大容量のＲＯＭを必要と
する製品には非常に有利となる。
オン注入を選択的に行なうにあたり、マスクＲＯＭ部の
ゲート電極間に第１のフォトレジストを埋め込んでいる
ため、図３（ｃ）に示すようにフィールド酸化膜下のＮ
型低濃度不純物層３１が形成されることはない。したが
って同一ワード線（多結晶シリコン電極）上の隣り合う
トランジスタの間隔はマスクＲＯＭのイオン注入時の間
隔で決定する必要はなくなり、１価のイオン注入でＲＯ
Ｍを形成した時と同様単位セルの面積を大きくする必要
がなくなるという効果を有し、大容量のＲＯＭを必要と
する製品には非常に有利となる。
【図１】本発明の一実施例の概要を説明するための平面
的パターン図および途中工程におけるＡ−Ａ1 およびＢ
−Ｂ1 の断面図である。
的パターン図および途中工程におけるＡ−Ａ1 およびＢ
−Ｂ1 の断面図である。
【図２】本発明の一実施例を説明するために工程順に示
した断面図である。
した断面図である。
【図３】従来の半導体装置の製造方法を説明するための
平面的なパターン図および製造工程におけるＡ−Ａ1 並
びにＢ−Ｂ1 の断面図である。
平面的なパターン図および製造工程におけるＡ−Ａ1 並
びにＢ−Ｂ1 の断面図である。
１，２１ 素子領域 ２，２２ ゲート電極 ３，２３ ＲＯＭイオン注入パターン ４，２４ Ｐ型シリコン基板 ５，２５ Ｎ型高濃度不純物層 ６，２６ ゲート酸化膜 ７，８ フォトレジスト ９，２９ フィールド酸化膜 １０ 層間絶縁膜 １１ アルミニウム配線 １２，２８，３１ Ｎ型低濃度不純物層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8617−4Ｍ Ｈ０１Ｌ 21/265 Ｗ
Claims (2)
- 【請求項１】 イオン注入法により“０”，“１”を記
憶させるマスクＲＯＭあるいはマスクＲＯＭを内蔵する
半導体装置の製造方法において、選択酸化法による素子
分離の後に第１の絶縁膜を形成し、前記第１の絶縁膜上
に多結晶シリコンを成長し不純物導入を行なった後にパ
ターニングすることでゲート電極を形成する第１の工程
と、イオン注入法により高濃度不純物を導入しソース及
びドレイン領域を形成する第２の工程と、第１のフォト
レジストを塗布し前記ゲート電極が露出するまでエッチ
バックを行ないＲＯＭ領域を平坦にする第３の工程と、
ＲＯＭ領域の所望のトランジスタに選択的にイオン注入
するために第２のフォトレジストを塗布し、パターニン
グを行ない、イオン注入法により不純物を導入し、熱処
理を行なう工程と、その後第１，第２のフォトレジスト
を除去する第４の工程と、層間絶縁膜の形成，コンタク
ト開口，アルミニウム配線の形成を順次行なう第５の工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 ゲート電極が高融点金属ポリサイドある
いは高融点金属シリサイドからなることを特徴とする請
求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23272891A JPH0575071A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23272891A JPH0575071A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575071A true JPH0575071A (ja) | 1993-03-26 |
Family
ID=16943857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23272891A Pending JPH0575071A (ja) | 1991-09-12 | 1991-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107359162A (zh) * | 2017-08-31 | 2017-11-17 | 上海华虹宏力半导体制造有限公司 | 扩散层编码掩模型只读存储器及制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213065A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62105464A (ja) * | 1985-11-01 | 1987-05-15 | Hitachi Ltd | 半導体装置の製造方法 |
-
1991
- 1991-09-12 JP JP23272891A patent/JPH0575071A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6213065A (ja) * | 1985-07-10 | 1987-01-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62105464A (ja) * | 1985-11-01 | 1987-05-15 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107359162A (zh) * | 2017-08-31 | 2017-11-17 | 上海华虹宏力半导体制造有限公司 | 扩散层编码掩模型只读存储器及制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3239202B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP2953897B2 (ja) | 半導体装置の製造方法 | |
| US4564583A (en) | Method for manufacturing a semiconductor device | |
| EP0164737A2 (en) | A method of fabricating self-aligned regions in a substrate | |
| JPS6360549B2 (ja) | ||
| JPH06244366A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS6115595B2 (ja) | ||
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH0575071A (ja) | 半導体装置の製造方法 | |
| JP3034351B2 (ja) | 半導体装置の製造方法 | |
| JPS5817655A (ja) | 半導体装置の製造方法 | |
| JP2870131B2 (ja) | 半導体装置の製造方法 | |
| JP2971085B2 (ja) | 半導体装置の製造方法 | |
| US5569962A (en) | Split polysilicon SRAM cell | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JPS6142171A (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPS6150398B2 (ja) | ||
| JPH0113230B2 (ja) | ||
| JPH0410662A (ja) | 半導体装置の製造方法 | |
| JP3109001B2 (ja) | 半導体装置の製造方法 | |
| JPH11274492A (ja) | 半導体装置及びその製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH04302170A (ja) | 半導体装置の製造方法 | |
| KR100236073B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |