JPH06244366A

JPH06244366A - Ｍｏｓトランジスタの製造方法

Info

Publication number: JPH06244366A
Application number: JP5047518A
Authority: JP
Inventors: Shinichi Ito; 信一伊藤; Hideharu Nakajima; 英晴中嶋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-02-12
Filing date: 1993-02-12
Publication date: 1994-09-02

Abstract

(57)【要約】【目的】本発明は、高耐圧ＭＯＳトランジスタを形成
する、または高耐圧ＭＯＳトランジスタと通常の耐圧の
ＭＯＳトランジスタとを形成する際に、ホトリソグラフ
ィー工程を省略して、工程の簡単化を図る。【構成】第１，第２のゲート電極23，33の側壁に第１
のサイドウォール25，35を形成する際、高耐圧ＭＯＳト
ランジスタの形成領域21の半導体基板11を露出させ、さ
らに第２のサイドウォール形成膜15で、低耐圧ＭＯＳト
ランジスタの形成領域31における第２のゲート電極33の
側壁に第２のサイドウォール36を形成した後、第１，第
２のソース・ドレイン領域28，29，38，39を形成する。
また図示はしないが、層間膜になる絶縁膜をイオン注入
マスクにしてソース・ドレイン領域を形成することで、
イオン注入マスクを形成するホトリソグラフィー工程を
省略する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高い耐圧（例えば１５
Ｖ〜２０Ｖ程度で使用する）を要求される、いわゆる高
耐圧ＭＯＳトランジスタを形成する、または上記高耐圧
ＭＯＳトランジスタと通常の耐圧（例えば３．３Ｖ〜５
Ｖ程度で使用する）を要求される、いわゆる低耐圧ＭＯ
Ｓトランジスタとを、同一半導体基板に形成するＭＯＳ
トランジスタの製造方法に関するものである。

【０００２】

【従来の技術】高耐圧ＭＯＳトランジスタと通常の耐圧
のトランジスタを同一チップ内に製造する従来の製造方
法を、図４の製造工程図により説明する。図４の（１）
に示すように、通常のＬＯＣＯＳ法によって、半導体基
板１１１の上面に、高耐圧ＭＯＳトランジスタの形成領
域１２１（以下形成領域１２１と記す）と低耐圧ＭＯＳ
トランジスタの形成領域１３１（以下形成領域１３１と
記す）とを分離する素子分離領域１１２を形成する。

【０００３】次いで例えば熱酸化法またはＣＶＤ法（化
学的気相成長法）によって、形成領域１２１の半導体基
板１１１上と形成領域１３１の半導体基板１１１上と
に、第１のゲート絶縁膜１２２を形成する。そして、ホ
トリソグラフィー技術とエッチングとによって、形成領
域１３１の第１のゲート絶縁膜１２２（２点鎖線で示す
部分）を除去する。

【０００４】続いて図４の（２）に示すように、例えば
熱酸化法またはＣＶＤ法（化学的気相成長法）によっ
て、形成領域１３１の半導体基板１１１上に第２のゲー
ト絶縁膜１３２を形成する。次いでＣＶＤ法（化学的気
相成長法）によって、ゲート電極形成膜１１３を成膜し
た後、２点鎖線で示す部分のゲート電極形成膜１１３を
除去して、形成領域１２１に残したゲート電極形成膜
（１１３）で第１のゲート電極１２３を形成するととも
に、形成領域１３１に残したゲート電極形成膜（１１
３）で第２のゲート電極１３３を形成する。さらに通常
のイオン注入法によって、上記第２のゲート電極１３３
の両側における半導体基板１１１の形成領域１３１の上
層に、例えばヒ素を導入することによって、ＬＤＤ拡散
層１３４，１３５を形成する。このとき、第１のゲート
絶縁膜１２２の膜厚が厚いため、この形成領域１２１に
はイオン注入されない。

【０００５】その後図４の（３）に示すように、ＣＶＤ
法によって、各第１，第２のゲート電極１２３，１３３
を覆う状態にして上記半導体基板１１１上にサイドウォ
ール形成膜１１４を形成する。次いで上記サイドウォー
ル形成膜１１４をエッチバック処理して、２点鎖線で示
すサイドウォール形成膜１１４を除去し、第２のゲート
電極１３３の両側にサイドウォール１３６を形成する。
このとき、第１のゲート電極１２３の両側にもサイドウ
ォール１２４が形成される。上記エッチバック処理で
は、形成領域１３１における半導体基板１１１を露出さ
せるために、形成領域１２１における第１のゲート絶縁
膜１２２の上層もエッチングされる。しかし第１のゲー
ト絶縁膜１２２は残る。

【０００６】このため、図４の（４）に示すように、通
常のホトリソグラフィー技術によって、形成領域１３１
を覆うレジストパターン１１５を形成する。そして、エ
ッチバック処理によって、形成領域１２１に形成されて
いる第１のゲート絶縁膜１２２の２点鎖線で示す部分を
除去して、半導体基板１１１を露出させる。このとき、
サイドウォール１２４の上端側（１点鎖線で示す部分）
も除去される。このように、形成領域１３１側をレジス
トパターン１１５で覆うことにより、サイドウォール１
３６は細らない。

【０００７】その後、上記レジストパターン１１５を除
去した後、通常のイオン注入法によって、形成領域１２
１に高耐圧ＭＯＳトランジスタのソース・ドレイン領域
１２５，１２６を形成するとともに、形成領域１３１に
低耐圧ＭＯＳトランジスタのソース・ドレイン領域１３
７，１３８を形成する。上記の如くに、高耐圧ＭＯＳト
ランジスタ１２０と低耐圧ＭＯＳトランジスタ１３０と
が形成される。

【０００８】また、上記構造の高耐圧ＭＯＳトランジス
タ１２０のソース・ドレイン領域１２５，１２６をいわ
ゆるオフセット構造で形成する方法を、図５の製造工程
図により説明する。図５の（１）に示すように、ホトリ
ソグラフィー技術によって、ドレイン領域を形成する側
のオフセットを形成する領域上を覆う状態に、例えばレ
ジストよりなるイオン注入マスク１４１を形成する。そ
してイオン注入法によって、第１のゲート電極１２３の
一方側における半導体基板１１１の上層に、オフセット
構造のソース・ドレイン領域（ドレイン領域）１２６を
形成する。それとともに、第１のゲート電極１２３の他
方側における半導体基板１１１の上層に、ソース・ドレ
イン領域（ソース領域）１２５を形成する。

【０００９】その後上記イオン注入マスク１４１を、例
えばアッシャー処理またはウェットエッチングによって
除去する。次いで図５の（２）に示すように、通常、例
えばＣＶＤ法によって、上記第１のゲート電極１２３側
の全面に層間絶縁膜１４２を形成する。次いでホトリソ
グラフィー技術とエッチングとによって、層間絶縁膜１
４２の所定の位置にコンタクトホール１４３，１４４を
形成する。その後通常の配線形成技術によって、コンタ
クトホール１４３，１４４を通して、ソース・ドレイン
領域１２５，１２６に通じる電極１４５，１４６を形成
する。

【００１０】

【発明が解決しようとする課題】上記高耐圧ＭＯＳトラ
ンジスタと低耐圧ＭＯＳトランジスタの製造方法では、
ソース・ドレイン領域を形成する前に、第１のゲート電
極の両側における高耐圧ＭＯＳトランジスタの形成領域
に残っている第１のゲート絶縁膜を除去するためのホト
リソグラフィー工程が必要になる。このため、製造工程
が複雑になる。一方、ホトリソグラフィー工程を行わな
いで、高耐圧ＭＯＳトランジスタの形成領域の第１のゲ
ート絶縁膜をエッチバックした場合には、低耐圧ＭＯＳ
トランジスタの形成領域に形成したサイドウォールがエ
ッチバックされて、細くなる。このため、ＬＤＤ拡散層
の長さが短くなるので、低耐圧ＭＯＳトランジスタの電
界緩和特性が低下する。

【００１１】またオフセット構造のドレイン領域を有す
る高耐圧トランジスタの製造方法では、オフセット構造
を形成するためのホトリソグラフィー技術が必要にな
る。このため、上記同様に、製造工程が複雑になる。

【００１２】本発明は、ホトリソグラフィー工程を省略
することによって工程を簡単化するＭＯＳトランジスタ
の製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳトランジスタの製造方法で
ある。第１の製造方法としては、第１の工程で、半導体
基板における、高耐圧ＭＯＳトランジスタの形成領域の
上面に第１のゲート絶縁膜を形成するとともに、低耐圧
ＭＯＳトランジスタの形成領域の上面に第１のゲート絶
縁膜よりも薄い膜厚の第２のゲート絶縁膜を形成し、次
いで第１のゲート絶縁膜上には第１のゲート電極を形成
し、第２のゲート絶縁膜上には第２のゲート電極を形成
する。次いで第２の工程で、第２のゲート電極の両側に
おける半導体基板の上層に第１の低濃度拡散層を形成す
る。続いて第３の工程で、第１，第２のゲート電極側の
全面を覆う状態に第１のサイドウォール形成膜を成膜し
た後、半導体基板表面が露出するまで第１のサイドウォ
ール形成膜と第１，第２のゲート絶縁膜とを除去し、第
１，第２のゲート電極のそれぞれの側壁に第１のサイド
ウォールを形成する。さらに第４の工程で、第１，第２
のゲート電極の両側における半導体基板の上層に第２の
低濃度拡散層を形成する。さらに第５の工程で、第１，
第２のゲート電極側を覆う状態に第２のサイドウォール
形成膜を成膜した後、半導体基板表面が露出するまで第
２のサイドウォール形成膜を除去して、各第１のサイド
ウォールの側壁側に第２のサイドウォールを形成する。
その後第６の工程で、不純物導入処理によって、第１の
ゲート電極の両側における半導体基板上層に第１のソー
ス・ドレイン領域を形成するとともに、第２のゲート電
極の両側における半導体基板上層に第２のソース・ドレ
イン領域を形成する。

【００１４】第２の製造方法としては、第１の工程で、
高耐圧ＭＯＳトランジスタの形成領域にゲート絶縁膜パ
ターンを形成し、次いで低耐圧ＭＯＳトランジスタの形
成領域にゲート絶縁膜を形成した後、ゲート絶縁膜パタ
ーン上に第１のゲート電極を形成するとともに、ゲート
絶縁膜上に第２のゲート電極を形成する。次いで第２の
工程で、少なくとも、第１のゲート電極の両側における
半導体基板上層に第１の低濃度拡散層を形成する。続い
て第３の工程で、少なくとも、第２のゲート電極の両側
における半導体基板上層に第１の低濃度拡散層より濃度
が高い第２の低濃度拡散層を形成する。さらに第４の工
程で、第１，第２のゲート電極側を覆う状態にサイドウ
ォール形成膜を成膜した後、半導体基板表面が露出する
までサイドウォール形成膜の一部分を除去して、第１，
第２のゲート電極のそれぞれの側壁にサイドウォールを
形成する。その後第５の工程で、不純物導入処理によっ
て、ゲート絶縁膜パターンの両側における半導体基板上
層に第１のソース・ドレイン領域を形成するとともに、
第２のゲート電極の両側における半導体基板上層に第２
の低濃度拡散層の一部分を介して第２のソース・ドレイ
ン領域を形成する。

【００１５】第３の製造方法としては、第１の工程で、
半導体基板上にゲート絶縁膜を形成し、さらにその上面
にゲート電極を形成する。次いで第２の工程で、ゲート
電極の両側における半導体基板の上層に低濃度拡散層を
形成する。続いて第３の工程で、ゲート電極を覆う状態
にして半導体基板上に絶縁膜を形成した後、各低濃度拡
散層上の所定位置における絶縁膜にコンタクトホールを
形成する。その後第４の工程で、絶縁膜をイオン注入マ
スクにして、各コンタクトホールを通して半導体基板の
上層に不純物を導入して高濃度拡散層を形成する。

【００１６】

【作用】第１の製造方法では、第２，第３の工程で、第
１，第２の低濃度拡散層を形成した後、第４の工程で、
第１，第２のゲート電極側を覆う状態に第１のサイドウ
ォール形成膜を成膜し、次いで半導体基板表面が露出す
るまで第１のサイドウォール形成膜の一部分とゲート絶
縁膜の一部分とを除去して、第１，第２のゲート電極の
それぞれの側壁に第１のサイドウォールを形成する。さ
らに第５の工程で、第１，第２のゲート電極側を覆う状
態に第２のサイドウォール形成膜を成膜した後、半導体
基板表面が露出するまで第２のサイドウォール形成膜の
一部分を除去して、各第１のサイドウォールの側壁側に
第２のサイドウォールを形成する。このため、第２のゲ
ート電極の両側に、十分な長さのサイドウォールが形成
されるので、第２のＭＯＳトランジスタには、第２の低
濃度拡散層よりなる電界緩和層が形成される。また第１
のＭＯＳトランジスタのソース・ドレイン領域を形成す
る半導体基板上にゲート絶縁膜が残らないので、ソース
・ドレイン領域を形成する不純物導入処理が行える。ま
たサイドウォールを形成する際に、ホトリソグラフィー
工程を行う必要がない。

【００１７】第２の製造方法では、第１の工程で、高耐
圧ＭＯＳトランジスタの形成領域におけるソース形成領
域上とドレイン形成領域上との間にゲート絶縁膜パター
ンを形成して、その上に第１のゲート電極を形成し、第
５の工程の不純物導入処理によって、ゲート絶縁膜パタ
ーンとサイドウォールとをマスクにして半導体基板上層
に第１のソース・ドレイン領域を形成することにより、
ゲート絶縁膜パターンに対する第１のゲート電極の形成
位置によって、オフセット長が決定される。また第１の
工程で、ゲート絶縁膜パターンが形成されているので、
第２のゲート電極の両側にサイドウォールを形成する際
に、高耐圧ＭＯＳトランジスタの形成領域におけるソー
ス・ドレイン領域を形成する半導体基板上にサイドウォ
ール形成膜が残らない。したがって、第５の工程におけ
る不純物導入処理によって、同時に、第１，第２のソー
ス・ドレイン領域が形成される。またサイドウォールを
形成する際に、ホトリソグラフィー工程を行う必要がな
い。

【００１８】第３の製造方法では、層間絶縁膜をイオン
注入マスクにしたイオン注入法によって、層間絶縁膜に
形成したコンタクトホールを通して半導体基板にソース
・ドレイン領域を形成したので、ソース・ドレイン領域
を形成する領域を設定するためのイオン注入マスクを形
成するホトリソグラフィー工程が必要ない。

【００１９】

【実施例】第１の本発明の実施例を、図１の製造工程図
により説明する。図１の（１）に示すように、まず通常
の素子分離領域を形成する方法として、例えばＬＯＣＯ
Ｓ法によって、半導体基板１１を高耐圧ＭＯＳトランジ
スタの形成領域２１（以下形成領域２１と記す）と低耐
圧ＭＯＳトランジスタの形成領域３１（以下形成領域３
１と記す）とに分離する素子分離領域１２を形成する。

【００２０】次いで第１の工程を行う。この工程では、
例えばＣＶＤ法（化学的気相成長法）または熱酸化法に
よって、半導体基板１１の上面に絶縁膜１３を形成す
る。この絶縁膜１３は、例えば膜厚が１００ｎｍに形成
される。次いでホトリソグラフィー技術によって、形成
領域２１を覆う状態にエッチングマスク（図示せず）を
形成する。続いてエッチングを行って、上記形成領域３
１における上記絶縁膜１３の上面側より、例えば８０ｎ
ｍの厚さ（２点鎖線で示す部分）だけ除去する。そし
て、形成領域２１に絶縁膜（１３）よりなる第１のゲー
ト絶縁膜２２を形成するとともに、形成領域３１に絶縁
膜（１３）よりなる膜厚が例えば２０ｎｍの第２のゲー
ト絶縁膜３２を形成する。その後、上記エッチングマス
クを、例えばアッシャー処理またはウェットエッチング
によるレジスト剥離処理等により、除去する。

【００２１】なお上記形成領域３１上のゲート絶縁膜１
３を全て除去した後、半導体基板１１の全面に第２のゲ
ート絶縁膜３２を形成することも可能である。この場合
には、上記絶縁膜１３を、形成しようとする第１のゲー
ト絶縁膜２２の膜厚より上記第２のゲート絶縁膜３２の
膜厚を差し引いた値の膜厚に成膜する。

【００２２】次いで通常の成膜技術（例えばＣＶＤ法）
によって、電極形成膜（図示せず）の成膜し、続いてホ
トリソグラフィー技術によって、エッチングマスク（図
示せず）を形成し、その後エッチングによって、当該第
１のゲート絶縁膜２２上に第１のゲート電極２３を形成
する。上記製造プロセスによってほぼ同時に、形成領域
３１の第２のゲート絶縁膜３２上に第２のゲート電極３
３を形成する。

【００２３】次いで図１の（２）に示す第２の工程と第
３の工程とを行う。まず第２の工程では、通常のイオン
注入法によって、上記第２のゲート電極３３の両側にお
ける形成領域３１の半導体基板１１の上層に第１の低濃
度拡散層３４（図ではハッチングを省略した）を形成す
る。上記イオン注入法では、例えば不純物にリンを用
い、その際のドーズ量を、例えば５×１０¹²ｃｍ^-2程度
に設定する。このイオン注入では、不純物にリンを用い
ているので、第１のゲート電極２３の両側における形成
領域２１の半導体基板１１の上層にも第１の低濃度拡散
層２４（図ではハッチングを省略した）が形成される。

【００２４】続いて第３の工程では、例えば通常のＣＶ
Ｄ法によって、上記第１，第２のゲート電極２３，３３
側を覆う状態に第１のサイドウォール形成膜１４を成膜
する。続いて通常のエッチバック処理によって、形成領
域２１の半導体基板１１の表面が露出するまで、第１の
サイドウォール形成膜１４の２点鎖線で示す部分と上記
第１のゲート絶縁膜２２の１点鎖線で示す部分と第２の
ゲート絶縁膜３２の１点鎖線で示す部分とを除去する。
そして第１，第２のゲート電極２３，３３のそれぞれの
側壁に第１のサイドウォール２５，３５を形成する。

【００２５】次いで図１の（３）に示すように、第４の
工程と第５の工程とを行う。まず第４の工程では、上記
第１，第２のゲート電極２３，３３と第１のサイドウォ
ール２５，３５とをイオン注入マスクにした通常のイオ
ン注入法によって、各形成領域２１，３１における半導
体基板１１の上層に、上記第１の低濃度拡散層２４，３
４より濃度が高い第２の低濃度拡散層２６，３６（図で
はハッチングを省略した）を形成する。上記イオン注入
法では、例えば不純物にヒ素を用い、その際のドーズ量
を、例えば１×１０¹³〜１×１０¹⁴ｃｍ^-2程度に設定す
る。

【００２６】続いて図１の（４）に示す第５の工程を行
う。この工程では、例えば通常のＣＶＤ法によって、各
第１，第２のゲート電極２３，３３側の全面を覆う状態
に、第２のサイドウォール形成膜１５を成膜する。続い
て通常のエッチバック処理によって、各形成領域２１，
３１の半導体基板１１の表面が露出するまで、第２のサ
イドウォール形成膜１５の２点鎖線で示す部分を除去す
る。そして第１サイドウォール２５，３５のそれぞれの
側壁側に第２のサイドウォール２７，３７を形成する。

【００２７】続いて図１の（５）に示す第６の工程を行
う。この工程では、例えば上記第１のゲート電極２３と
上記第２のサイドウォール２７とをマスクにした不純物
導入処理（例えばイオン注入）によって、上記第１のゲ
ート電極２３の両側における半導体基板１１の形成領域
２１の上層に第１のソース・ドレイン領域２８，２９
（図ではハッチングを省略した）を形成する。それとと
もに、上記不純物導入処理では、上記第２のゲート電極
３３と上記第２のサイドウォール３７とをマスクにし
て、上記第２のゲート電極３３の両側における半導体基
板１１の形成領域３１の上層に、第２のソース・ドレイ
ン領域３８，３９（図ではハッチングを省略した）を形
成する。したがって、第１のソース・ドレイン領域２
８，２９のゲート電極２３側には、第１，第２の低濃度
拡散層２４，２６が形成される。また第２のソース・ド
レイン領域３８，３９のゲート電極３３側には、第１，
第２の低濃度拡散層３４，３６が形成される。上記の如
くに、１５Ｖ〜２０Ｖ程度で動作する高耐圧ＭＯＳトラ
ンジスタ２０と３．３Ｖ〜５Ｖ程度で動作する通常の耐
圧の低耐圧ＭＯＳトランジスタ３０とが形成される。

【００２８】上記第１の発明の実施例で説明した製造方
法では、成膜した第１のサイドウォール形成膜１４を、
ソース・ドレイン領域２８，２９を形成する領域の半導
体基板１１の表面が露出するまでエッチバック処理し
て、第１のサイドウォール２５，３５を形成し、その後
第２のサイドウォール形成膜１５を成膜してエッチバッ
ク処理することにより第２のサイドウォール２７，３７
を形成する。このため、第２のゲート電極３３の両側に
は、第１，第２のサイドウォール３５，３７によって、
十分な長さのサイドウォールが形成される。したがっ
て、第６の工程で第２のソース・ドレイン領域３８，３
９を形成する際に、第２のゲート電極３３の両側には、
電界緩和層となる十分な長さの第１，第２の低濃度拡散
層３４，３６が残る。このように電界緩和層を形成する
拡散層濃度が２段階に変化しているので、ホットキャリ
アの発生が抑制される。また、第１のソース・ドレイン
領域２８，２９を形成する形成領域２１上には、絶縁膜
１３が残らないので、設計値通りの濃度の第１のソース
・ドレイン領域２８，２９が形成される。さらに第１，
第２のサイドウォール２５，２７を形成する際に、ホト
リソグラフィー工程を行う必要がない。

【００２９】次に第２の本発明の実施例を、図２の製造
工程図により説明する。ここで説明する高耐圧ＭＯＳト
ランジスタは、オフセット構造を有するものである。な
お上記第１の発明の実施例で説明した構成部品と同様の
構成部品には、同一符号を付す。

【００３０】図２の（１）に示すように、まず通常の素
子分離領域を形成する方法として、例えばＬＯＣＯＳ法
によって、半導体基板１１を高耐圧ＭＯＳトランジスタ
の形成領域４１（以下形成領域４１と記す）と低耐圧Ｍ
ＯＳトランジスタの形成領域５１（以下形成領域５１と
記す）とに分離する素子分離領域１２を形成する。

【００３１】そして第１の工程を行う。この工程では、
例えばＣＶＤ法（化学的気相成長法）または熱酸化法に
よって、半導体基板１１の上面に絶縁膜１３を形成す
る。次いでホトリソグラフィー技術によって、形成領域
４１の一部分を覆う状態にエッチングマスク１６を形成
する。続いてエッチングを行って、上記形成領域４１，
５１における上記絶縁膜１３の上層（２点鎖線で示す部
分）を除去する。そして、形成領域４１に絶縁膜（１
３）よりなるゲート絶縁膜パターン４２を形成するとと
もに、形成領域５１に絶縁膜１３よりなるゲート絶縁膜
５２を形成する。その後、上記エッチングマスク１６
を、例えばアッシャー処理またはウェットエッチングに
よるレジスト剥離処理等により、除去する。

【００３２】なおエッチングマスク１６で覆われていな
い部分の絶縁膜１３を全て除去した後、半導体基板１１
の全面にゲート絶縁膜５２を形成することも可能であ
る。この場合には、上記絶縁膜１３を、形成しようとす
るゲート絶縁膜パターン４２の膜厚より上記ゲート絶縁
膜５２の膜厚を差し引いた値の膜厚に成膜する。

【００３３】次いで図２の（２）に示すように、通常の
成膜技術（例えばＣＶＤ法）によって、電極形成膜（図
示せず）の成膜し、続いてホトリソグラフィー技術によ
って、エッチングマスク（図示せず）を形成し、その後
のエッチングによって、当該ゲート絶縁膜パターン４２
上に第１のゲート電極４３を形成する。上記製造プロセ
スによってほぼ同時に、形成領域５１のゲート絶縁膜５
２上に第２のゲート電極５３を形成する。

【００３４】次いで図２の（３）に示す第２の工程と第
３の工程とを行う。第２の工程では、通常のイオン注入
法によって、少なくとも上記第１のゲート電極４３の両
側における半導体基板１１の形成領域４１の上層に第１
の低濃度拡散層４４（図ではハッチングを省略した）を
形成する。このイオン注入法では、例えば不純物にリン
を用い、その際のドーズ量を、例えば５×１０¹²ｃｍ^-2
程度に設定する。

【００３５】続いて第３の工程では、通常のイオン注入
法によって、上記第２のゲート電極５３の両側における
半導体基板１１の形成領域５１の上層に、上記第１の低
濃度拡散層４４より濃度が高い第２の低濃度拡散層５５
（図ではハッチングを省略した）を形成する。上記イオ
ン注入法では、例えば不純物にヒ素を用い、このイオン
注入では、ドーズ量を、例えば１×１０¹³〜１×１０¹⁴
ｃｍ^-2程度に設定する。このとき、形成領域４１側に
は、膜厚が厚いゲート絶縁膜パターン４２が形成されて
いるので、ヒ素によるイオン注入では、ゲート絶縁膜パ
ターン４２がイオン注入マスクになる。この結果、形成
領域４１には、ゲート絶縁膜パターン４２の両側におけ
る半導体基板１１の上層に第２の低濃度拡散層４５（図
ではハッチングを省略した）が形成される。また、形成
領域５１には、先に行ったイオン注入により、リンが導
入されているが、ドーズ量が２桁程度少ないので、この
影響はほとんどない。

【００３６】次いで図２の（４）に示す第４の工程を行
う。この工程では、例えば通常のＣＶＤ法によって、上
記第１，第２のゲート電極４３，５３側の全面を覆う状
態にサイドウォール形成膜１７を成膜する。続いて通常
のエッチバック処理によって、形成領域４１の半導体基
板１１の表面が露出するまで、サイドウォール形成膜１
７の２点鎖線で示す部分と上記第２のゲート絶縁膜５２
の１点鎖線で示す部分と残っている絶縁膜１３の１点鎖
線で示す部分とを除去する。そして第１，第２のゲート
電極４３，５３のそれぞれの側壁にサイドウォール４
６，５６を形成する。

【００３７】その後第５の工程を行う。この工程では、
例えば上記第１のゲート電極４３とサイドウォール４６
とをマスクにした不純物導入処理（例えばイオン注入）
によって、ゲート絶縁膜パターン４２の両側における半
導体基板１１の形成領域４１の上層に、第１の低濃度拡
散層４４の一部分と第２の低濃度拡散層４５の一部分と
介して第１のソース・ドレイン領域４７，４８（図では
ハッチングを省略した）を形成する。それとともに、上
記不純物導入処理によって、上記第２のゲート電極５３
と上記サイドウォール３５とをマスクにして、上記第２
のゲート電極５３の両側における半導体基板１１の形成
領域５１の上層に、第２の低濃度拡散層５５の一部分と
介して第２のソース・ドレイン領域５７，５８（図では
ハッチングを省略した）を形成する。上記の如くに、高
耐圧ＭＯＳトランジスタ４０と低耐圧ＭＯＳトランジス
タ５０とが形成される。

【００３８】上記第２の発明の実施例で説明した製造方
法では、第１の工程で、形成領域４１のソース形成領域
上とドレイン形成領域上との間にゲート絶縁膜パターン
４２を形成し、その上に第１のゲート電極４３を形成す
る。そして第１のソース・ドレイン領域４７，４８はゲ
ート絶縁膜パターン４２とサイドウォール４６とによっ
て位置決めされる。このため、ゲート絶縁膜パターン４
２に対する第１のゲート電極４３の形成位置によって、
オフセット長が決定される。

【００３９】また第１の工程で、ゲート絶縁膜パターン
４２の両側における、ソース・ドレイン領域を形成しよ
うとする半導体基板１１上には、イオン注入等の不純物
導入処理の際に不純物導入を阻むような膜は形成されて
いない。このため、サイドウォール４６，５６を形成し
た時点でも、第１のソース・ドレイン領域４７，４８と
第２のソース・ドレイン領域５７，５８とを形成しよう
とする半導体基板１１上には、不純物導入を阻むような
膜は形成されていない。したがって、第５の工程におけ
る不純物導入処理では、同時に、第１，第２のソース・
ドレイン領域４７，４８，５７，５８が形成される。ま
た各形成領域４１，５１において、サイドウォール４
６，５６やオフセット構造は、自己整合的に同時に形成
されるので、エッチングの際に一方の形成領域を覆うた
めのマスクを形成するホトリソグラフィー工程を行う必
要がない。

【００４０】次に第３の発明の実施例として、オフセッ
ト構造の高耐圧ＭＯＳトランジスタの製造方法を、図３
の製造工程図により説明する。図３の（１）に示すよう
に、まず通常の素子分離領域を形成する方法として、例
えばＬＯＣＯＳ法によって、半導体基板６１上層に、Ｍ
ＯＳトランジスタの形成領域６２を区分する素子分離領
域６３を形成する。

【００４１】次いで第１の工程を行う。この工程では、
例えばＣＶＤ法（化学的気相成長法）または熱酸化法に
よって、半導体基板６１の上面にゲート絶縁膜６４を形
成する。続いて例えばＣＶＤ法によって、例えば多結晶
シリコンよりなる電極形成膜（図示せず）を成膜する。
そして通常のホトリソグラフィー技術とエッチングとに
よって、上記電極形成膜でゲート電極６５を形成する。
このときのエッチングでは、２点鎖線で示すゲート絶縁
膜６４も除去する。

【００４２】次いで図３の（２）に示す第２の工程を行
う。この工程では、通常のイオン注入法によって、上記
ゲート電極６５の両側における半導体基板６１の上層に
低濃度拡散層６６を形成する。上記イオン注入法は、例
えば半導体基板６１に導入する不純物にリンを用い、打
ち込みエネルギーを例えば６０ｋｅＶに設定し、ドーズ
量を例えば５×１０¹²ｃｍ^-2程度に設定して行う。その
後、導入した不純物を拡散するアニール処理を行う。

【００４３】続いて図３の（３）に示す第３の工程を行
う。この工程では、通常のＣＶＤ法によって、上記ゲー
ト電極６５側の全面に絶縁膜６７を形成する。この絶縁
膜６７は、例えばホウ素リンシリケートガラス（ＢＰＳ
Ｇ）またはリンシリケートガラス（ＰＳＧ）等の酸化シ
リコン系材料よりなる。または他の絶縁膜材料で形成す
ることも可能である。次いで、通常のホトリソグラフィ
ー技術とエッチングとによって、ソース・ドレイン領域
を形成しようとする半導体基板６１の上方の絶縁膜６７
にコンタクトホール６８，６９を形成する。このコンタ
クトホール６８，６９は、後に形成されるソース・ドレ
イン領域に沿う状態で、例えば長方形状の孔パターンで
形成されている。

【００４４】その後図３の（４）に示す第４の工程を行
う。この工程では、上記絶縁膜６７をイオン注入マスク
にした通常のイオン注入法によって、各コンタクトホー
ル６８，６９を通して半導体基板６１の上層に不純物を
導入し、ソース・ドレイン領域になる高濃度拡散層７
０，７１を形成する。上記イオン注入法では、例えば不
純物にリンまたはヒ素を用い、その際の打ち込みエネル
ギーを例えば６０ｋｅＶに設定し、ドーズ量を例えば１
×１０¹⁵ｃｍ^-2程度に設定して行う。その後、熱処理
（例えば９００℃）を行う。この熱処理では、各コンタ
クトホール６８，６９のエッジ部にまるみを付けるとと
もに、導入した不純物を拡散する。そして、通常のアル
ミニウム系電極を形成する技術によって、各コンタクト
ホール６８，６９を通してそれぞれに対応する高濃度拡
散層７０，７１に接続するアルミニウム系電極７２，７
３を形成する。上記の如くに、高耐圧ＭＯＳトランジス
タ６０が完成する。

【００４５】上記説明した第３の発明の実施例では、絶
縁膜６７をイオン注入マスクにしたイオン注入法によっ
て、絶縁膜６７に形成した各コンタクトホール６８，６
９を通して半導体基板６１にソース・ドレイン領域にな
る高濃度拡散層７０，７１を形成したので、高濃度拡散
層７０，７１を設定するためのイオン注入マスクをレジ
ストで形成するホトリソグラフィー工程が必要ない。ま
た上記ゲート電極６５の両側にサイドウォールを形成し
てもよい。

【００４６】上記各実施例で記載した数値は一例であっ
て、その値に限定されることはない。

【００４７】

【発明の効果】以上、説明したように請求項１の発明に
よれば、第１のサイドウォール形成膜を半導体基板表面
が露出するまで除去した後、第２のサイドウォール形成
膜で各第１，第２のゲート電極の側壁側に第２のサイド
ウォールを形成するので、第２のサイドウォールを形成
した後、高耐圧ＭＯＳトランジスタの形成領域と低耐圧
ＭＯＳトランジスタの形成領域との半導体基板は露出し
た状態になる。よって、サイドウォールを形成する際
に、ホトリソグラフィー工程を行う必要がないので、製
造工程の簡単化が図れる。

【００４８】請求項２の発明によれば、高耐圧ＭＯＳト
ランジスタの形成領域におけるソース・ドレイン形成領
域上間に第１のゲート絶縁膜パターンを形成した時点
で、第１，第２のソース・ドレイン領域を形成しようと
する半導体基板上には、不純物導入処理を行えないよう
な厚いゲート絶縁膜は形成されていない。このため、１
回のサイドウォール形成工程で各第１，第２のゲート電
極の側壁に第１，第２のサイドウォールを形成すること
ができる。その際、第１，第２のソース・ドレイン領域
を形成しようとする半導体基板上にサイドウォール形成
膜等が残らないので、ホトリソグラフィー工程とエッチ
ングとを行って半導体基板上のサイドウォール形成膜等
を除去する必要がない。よって製造工程の簡単化が図れ
る。さらに第１のゲート絶縁膜パターンをマスクにして
その両側における半導体基板上層に第１のソース・ドレ
イン領域を形成するので、第１のゲート絶縁膜パターン
に対する第１のゲート電極の形成位置によって、オフセ
ット長を決定できる。

【００４９】請求項３の発明によれば、ソース・ドレイ
ン領域を形成するイオン注入法において、層間絶縁膜を
イオン注入マスクにしたので、イオン注入マスクを形成
するホトリソグラフィー工程が必要ない。このため、製
造工程の簡単化が図れる。

【図面の簡単な説明】

【図１】第１の発明における実施例の製造工程図であ
る。

【図２】第２の発明における実施例の製造工程図であ
る。

【図３】第３の発明における実施例の製造工程図であ
る。

【図４】従来例の製造工程図である。

【図５】従来例の製造工程図である。

【符号の説明】

１１半導体基板１３絶縁膜１４第１のサイドウォール形成膜１５第２のサ
イドウォール形成膜１７サイドウォール形成膜２０高耐圧Ｍ
ＯＳトランジスタ２１高耐圧ＭＯＳトランジスタの形成領域２２第１のゲート絶縁膜２３第１のゲ
ート電極２４第１の低濃度拡散層２５第１のサ
イドウォール２６第２の低濃度拡散層２７第２のサ
イドウォール２８第１のソース・ドレイン領域２９第１のソ
ース・ドレイン領域３０低耐圧ＭＯＳトランジスタ３１低耐圧ＭＯＳトランジスタの形成領域３２第２のゲート絶縁膜３３第２のゲ
ート電極３４第１の低濃度拡散層３５第１のサ
イドウォール３６第２の低濃度拡散層３７第２のサ
イドウォール３８第２のソース・ドレイン領域３９第２のソ
ース・ドレイン領域４０高耐圧ＭＯＳトランジスタ４１高耐圧ＭＯＳトランジスタの形成領域４２第１のゲート絶縁膜パターン４３第１のゲ
ート電極４４第１の低濃度拡散層４５第２の低
濃度拡散層４６サイドウォール４７第１のソ
ース・ドレイン領域４８第１のソース・ドレイン領域５０低耐圧Ｍ
ＯＳトランジスタ５１低耐圧ＭＯＳトランジスタの形成領域５２ゲート絶縁膜５３第２のゲ
ート電極５４第１の低濃度拡散層５５第２の低
濃度拡散層５６サイドウォール５７第２のソ
ース・ドレイン領域５８第２のソース・ドレイン領域６０高耐圧Ｍ
ＯＳトランジスタ６１半導体基板６４ゲート絶
縁膜６５ゲート電極６６低濃度拡
散層６７絶縁膜６８コンタク
トホール６９コンタクトホール７０高濃度拡
散層７１高濃度拡散層

Claims

【特許請求の範囲】

【請求項１】高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタとを同一半導体基板に形成するＭＯＳト
ランジスタの製造方法であって、高耐圧ＭＯＳトランジスタの形成領域における半導体基
板の上面に第１のゲート絶縁膜を形成するとともに、低
耐圧ＭＯＳトランジスタの形成領域における半導体基板
の上面に前記第１のゲート絶縁膜よりも薄い膜厚の第２
のゲート絶縁膜を形成し、次いで前記第１のゲート絶縁
膜上に第１のゲート電極を形成するとともに、前記第２
のゲート絶縁膜上に第２のゲート電極を形成する第１の
工程と、前記第２のゲート電極の両側における半導体基板の低耐
圧ＭＯＳトランジスタの形成領域上層に第１の低濃度拡
散層を形成する第２の工程と、前記第１，第２のゲート電極側を覆う状態に第１のサイ
ドウォール形成膜を成膜した後、半導体基板表面が露出
するまで前記第１のサイドウォール形成膜の一部分と前
記第１，第２のゲート絶縁膜の一部分とを除去して、前
記第１，第２のゲート電極のそれぞれの側壁に第１のサ
イドウォールを形成する第３の工程と、前記第１，第２のゲート電極の両側における半導体基板
の上層に第２の低濃度拡散層を形成する第４の工程と、前記第１，第２のゲート電極側を覆う状態に第２のサイ
ドウォール形成膜を成膜した後、半導体基板表面が露出
するまで前記第２のサイドウォール形成膜の一部分を除
去して、前記各第１のサイドウォールの側壁側に第２の
サイドウォールを形成する第５の工程と、前記第１のゲート電極と前記第２のサイドウォールとを
マスクにした不純物導入処理によって、前記第１のゲー
ト電極の両側における半導体基板の高耐圧ＭＯＳトラン
ジスタの形成領域上層に第１のソース・ドレイン領域を
形成するとともに、前記第２のゲート電極と前記第２の
サイドウォールとをマスクにした不純物導入処理によっ
て、前記第２のゲート電極の両側における半導体基板の
低耐圧ＭＯＳトランジスタの形成領域上層に第２のソー
ス・ドレイン領域を形成する第６の工程とを行うことを
特徴とするＭＯＳトランジスタの製造方法。
【請求項２】高耐圧ＭＯＳトランジスタと低耐圧ＭＯ
Ｓトランジスタとを形成するＭＯＳトランジスタの製造
方法であって、高耐圧ＭＯＳトランジスタの形成領域にゲート絶縁膜パ
ターンを形成し、次いで低耐圧ＭＯＳトランジスタの形
成領域にゲート絶縁膜を形成した後、前記ゲート絶縁膜
パターン上に第１のゲート電極を形成するとともに、前
記ゲート絶縁膜上に第２のゲート電極を形成する第１の
工程と、少なくとも、前記第１のゲート電極の両側における半導
体基板の高耐圧ＭＯＳトランジスタの形成領域上層に第
１の低濃度拡散層を形成する第２の工程と、少なくとも、前記第２のゲート電極の両側における半導
体基板の低耐圧ＭＯＳトランジスタの形成領域上層に前
記第１の低濃度拡散層より濃度が高い第２の低濃度拡散
層を形成する第３の工程と、前記第１，第２のゲート電極側を覆う状態にサイドウォ
ール形成膜を成膜した後、半導体基板表面が露出するま
で前記サイドウォール形成膜の一部分を除去して、前記
第１，第２のゲート電極のそれぞれの側壁にサイドウォ
ールを形成する第４の工程と、不純物導入処理によって、前記ゲート絶縁膜パターンの
両側における半導体基板の高耐圧ＭＯＳトランジスタの
形成領域上層に第１のソース・ドレイン領域を形成する
とともに、第２のゲート電極の両側における半導体基板
の低耐圧ＭＯＳトランジスタの形成領域上層に、前記第
２の低濃度拡散層の一部分を介して第２のソース・ドレ
イン領域を形成する第５の工程とを行うことを特徴とす
るＭＯＳトランジスタの製造方法。
【請求項３】半導体基板上にゲート絶縁膜を形成した
後、当該ゲート絶縁膜上にゲート電極を形成する第１の
工程と、前記ゲート電極の両側における前記半導体基板の上層に
低濃度拡散層を形成する第２の工程と、前記ゲート電極を覆う状態にして前記半導体基板上に絶
縁膜を形成した後、前記各低濃度拡散層上の所定位置に
おける前記絶縁膜にコンタクトホールを形成する第３の
工程と、前記絶縁膜をイオン注入マスクにして、前記各コンタク
トホールを通して前記半導体基板の上層に不純物を導入
して高濃度拡散層を形成する第４の工程とを行うことを
特徴とするＭＯＳトランジスタの製造方法。