JPH06244366A - Mosトランジスタの製造方法 - Google Patents
Mosトランジスタの製造方法Info
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- JPH06244366A JPH06244366A JP5047518A JP4751893A JPH06244366A JP H06244366 A JPH06244366 A JP H06244366A JP 5047518 A JP5047518 A JP 5047518A JP 4751893 A JP4751893 A JP 4751893A JP H06244366 A JPH06244366 A JP H06244366A
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- Japan
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- forming
- semiconductor substrate
- mos transistor
- insulating film
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、高耐圧MOSトランジスタを形成
する、または高耐圧MOSトランジスタと通常の耐圧の
MOSトランジスタとを形成する際に、ホトリソグラフ
ィー工程を省略して、工程の簡単化を図る。 【構成】 第1,第2のゲート電極23,33の側壁に第1
のサイドウォール25,35を形成する際、高耐圧MOSト
ランジスタの形成領域21の半導体基板11を露出させ、さ
らに第2のサイドウォール形成膜15で、低耐圧MOSト
ランジスタの形成領域31における第2のゲート電極33の
側壁に第2のサイドウォール36を形成した後、第1,第
2のソース・ドレイン領域28,29,38,39を形成する。
また図示はしないが、層間膜になる絶縁膜をイオン注入
マスクにしてソース・ドレイン領域を形成することで、
イオン注入マスクを形成するホトリソグラフィー工程を
省略する。
する、または高耐圧MOSトランジスタと通常の耐圧の
MOSトランジスタとを形成する際に、ホトリソグラフ
ィー工程を省略して、工程の簡単化を図る。 【構成】 第1,第2のゲート電極23,33の側壁に第1
のサイドウォール25,35を形成する際、高耐圧MOSト
ランジスタの形成領域21の半導体基板11を露出させ、さ
らに第2のサイドウォール形成膜15で、低耐圧MOSト
ランジスタの形成領域31における第2のゲート電極33の
側壁に第2のサイドウォール36を形成した後、第1,第
2のソース・ドレイン領域28,29,38,39を形成する。
また図示はしないが、層間膜になる絶縁膜をイオン注入
マスクにしてソース・ドレイン領域を形成することで、
イオン注入マスクを形成するホトリソグラフィー工程を
省略する。
Description
【0001】
【産業上の利用分野】本発明は、高い耐圧(例えば15
V〜20V程度で使用する)を要求される、いわゆる高
耐圧MOSトランジスタを形成する、または上記高耐圧
MOSトランジスタと通常の耐圧(例えば3.3V〜5
V程度で使用する)を要求される、いわゆる低耐圧MO
Sトランジスタとを、同一半導体基板に形成するMOS
トランジスタの製造方法に関するものである。
V〜20V程度で使用する)を要求される、いわゆる高
耐圧MOSトランジスタを形成する、または上記高耐圧
MOSトランジスタと通常の耐圧(例えば3.3V〜5
V程度で使用する)を要求される、いわゆる低耐圧MO
Sトランジスタとを、同一半導体基板に形成するMOS
トランジスタの製造方法に関するものである。
【0002】
【従来の技術】高耐圧MOSトランジスタと通常の耐圧
のトランジスタを同一チップ内に製造する従来の製造方
法を、図4の製造工程図により説明する。図4の(1)
に示すように、通常のLOCOS法によって、半導体基
板111の上面に、高耐圧MOSトランジスタの形成領
域121(以下形成領域121と記す)と低耐圧MOS
トランジスタの形成領域131(以下形成領域131と
記す)とを分離する素子分離領域112を形成する。
のトランジスタを同一チップ内に製造する従来の製造方
法を、図4の製造工程図により説明する。図4の(1)
に示すように、通常のLOCOS法によって、半導体基
板111の上面に、高耐圧MOSトランジスタの形成領
域121(以下形成領域121と記す)と低耐圧MOS
トランジスタの形成領域131(以下形成領域131と
記す)とを分離する素子分離領域112を形成する。
【0003】次いで例えば熱酸化法またはCVD法(化
学的気相成長法)によって、形成領域121の半導体基
板111上と形成領域131の半導体基板111上と
に、第1のゲート絶縁膜122を形成する。そして、ホ
トリソグラフィー技術とエッチングとによって、形成領
域131の第1のゲート絶縁膜122(2点鎖線で示す
部分)を除去する。
学的気相成長法)によって、形成領域121の半導体基
板111上と形成領域131の半導体基板111上と
に、第1のゲート絶縁膜122を形成する。そして、ホ
トリソグラフィー技術とエッチングとによって、形成領
域131の第1のゲート絶縁膜122(2点鎖線で示す
部分)を除去する。
【0004】続いて図4の(2)に示すように、例えば
熱酸化法またはCVD法(化学的気相成長法)によっ
て、形成領域131の半導体基板111上に第2のゲー
ト絶縁膜132を形成する。次いでCVD法(化学的気
相成長法)によって、ゲート電極形成膜113を成膜し
た後、2点鎖線で示す部分のゲート電極形成膜113を
除去して、形成領域121に残したゲート電極形成膜
(113)で第1のゲート電極123を形成するととも
に、形成領域131に残したゲート電極形成膜(11
3)で第2のゲート電極133を形成する。さらに通常
のイオン注入法によって、上記第2のゲート電極133
の両側における半導体基板111の形成領域131の上
層に、例えばヒ素を導入することによって、LDD拡散
層134,135を形成する。このとき、第1のゲート
絶縁膜122の膜厚が厚いため、この形成領域121に
はイオン注入されない。
熱酸化法またはCVD法(化学的気相成長法)によっ
て、形成領域131の半導体基板111上に第2のゲー
ト絶縁膜132を形成する。次いでCVD法(化学的気
相成長法)によって、ゲート電極形成膜113を成膜し
た後、2点鎖線で示す部分のゲート電極形成膜113を
除去して、形成領域121に残したゲート電極形成膜
(113)で第1のゲート電極123を形成するととも
に、形成領域131に残したゲート電極形成膜(11
3)で第2のゲート電極133を形成する。さらに通常
のイオン注入法によって、上記第2のゲート電極133
の両側における半導体基板111の形成領域131の上
層に、例えばヒ素を導入することによって、LDD拡散
層134,135を形成する。このとき、第1のゲート
絶縁膜122の膜厚が厚いため、この形成領域121に
はイオン注入されない。
【0005】その後図4の(3)に示すように、CVD
法によって、各第1,第2のゲート電極123,133
を覆う状態にして上記半導体基板111上にサイドウォ
ール形成膜114を形成する。次いで上記サイドウォー
ル形成膜114をエッチバック処理して、2点鎖線で示
すサイドウォール形成膜114を除去し、第2のゲート
電極133の両側にサイドウォール136を形成する。
このとき、第1のゲート電極123の両側にもサイドウ
ォール124が形成される。上記エッチバック処理で
は、形成領域131における半導体基板111を露出さ
せるために、形成領域121における第1のゲート絶縁
膜122の上層もエッチングされる。しかし第1のゲー
ト絶縁膜122は残る。
法によって、各第1,第2のゲート電極123,133
を覆う状態にして上記半導体基板111上にサイドウォ
ール形成膜114を形成する。次いで上記サイドウォー
ル形成膜114をエッチバック処理して、2点鎖線で示
すサイドウォール形成膜114を除去し、第2のゲート
電極133の両側にサイドウォール136を形成する。
このとき、第1のゲート電極123の両側にもサイドウ
ォール124が形成される。上記エッチバック処理で
は、形成領域131における半導体基板111を露出さ
せるために、形成領域121における第1のゲート絶縁
膜122の上層もエッチングされる。しかし第1のゲー
ト絶縁膜122は残る。
【0006】このため、図4の(4)に示すように、通
常のホトリソグラフィー技術によって、形成領域131
を覆うレジストパターン115を形成する。そして、エ
ッチバック処理によって、形成領域121に形成されて
いる第1のゲート絶縁膜122の2点鎖線で示す部分を
除去して、半導体基板111を露出させる。このとき、
サイドウォール124の上端側(1点鎖線で示す部分)
も除去される。このように、形成領域131側をレジス
トパターン115で覆うことにより、サイドウォール1
36は細らない。
常のホトリソグラフィー技術によって、形成領域131
を覆うレジストパターン115を形成する。そして、エ
ッチバック処理によって、形成領域121に形成されて
いる第1のゲート絶縁膜122の2点鎖線で示す部分を
除去して、半導体基板111を露出させる。このとき、
サイドウォール124の上端側(1点鎖線で示す部分)
も除去される。このように、形成領域131側をレジス
トパターン115で覆うことにより、サイドウォール1
36は細らない。
【0007】その後、上記レジストパターン115を除
去した後、通常のイオン注入法によって、形成領域12
1に高耐圧MOSトランジスタのソース・ドレイン領域
125,126を形成するとともに、形成領域131に
低耐圧MOSトランジスタのソース・ドレイン領域13
7,138を形成する。上記の如くに、高耐圧MOSト
ランジスタ120と低耐圧MOSトランジスタ130と
が形成される。
去した後、通常のイオン注入法によって、形成領域12
1に高耐圧MOSトランジスタのソース・ドレイン領域
125,126を形成するとともに、形成領域131に
低耐圧MOSトランジスタのソース・ドレイン領域13
7,138を形成する。上記の如くに、高耐圧MOSト
ランジスタ120と低耐圧MOSトランジスタ130と
が形成される。
【0008】また、上記構造の高耐圧MOSトランジス
タ120のソース・ドレイン領域125,126をいわ
ゆるオフセット構造で形成する方法を、図5の製造工程
図により説明する。図5の(1)に示すように、ホトリ
ソグラフィー技術によって、ドレイン領域を形成する側
のオフセットを形成する領域上を覆う状態に、例えばレ
ジストよりなるイオン注入マスク141を形成する。そ
してイオン注入法によって、第1のゲート電極123の
一方側における半導体基板111の上層に、オフセット
構造のソース・ドレイン領域(ドレイン領域)126を
形成する。それとともに、第1のゲート電極123の他
方側における半導体基板111の上層に、ソース・ドレ
イン領域(ソース領域)125を形成する。
タ120のソース・ドレイン領域125,126をいわ
ゆるオフセット構造で形成する方法を、図5の製造工程
図により説明する。図5の(1)に示すように、ホトリ
ソグラフィー技術によって、ドレイン領域を形成する側
のオフセットを形成する領域上を覆う状態に、例えばレ
ジストよりなるイオン注入マスク141を形成する。そ
してイオン注入法によって、第1のゲート電極123の
一方側における半導体基板111の上層に、オフセット
構造のソース・ドレイン領域(ドレイン領域)126を
形成する。それとともに、第1のゲート電極123の他
方側における半導体基板111の上層に、ソース・ドレ
イン領域(ソース領域)125を形成する。
【0009】その後上記イオン注入マスク141を、例
えばアッシャー処理またはウェットエッチングによって
除去する。次いで図5の(2)に示すように、通常、例
えばCVD法によって、上記第1のゲート電極123側
の全面に層間絶縁膜142を形成する。次いでホトリソ
グラフィー技術とエッチングとによって、層間絶縁膜1
42の所定の位置にコンタクトホール143,144を
形成する。その後通常の配線形成技術によって、コンタ
クトホール143,144を通して、ソース・ドレイン
領域125,126に通じる電極145,146を形成
する。
えばアッシャー処理またはウェットエッチングによって
除去する。次いで図5の(2)に示すように、通常、例
えばCVD法によって、上記第1のゲート電極123側
の全面に層間絶縁膜142を形成する。次いでホトリソ
グラフィー技術とエッチングとによって、層間絶縁膜1
42の所定の位置にコンタクトホール143,144を
形成する。その後通常の配線形成技術によって、コンタ
クトホール143,144を通して、ソース・ドレイン
領域125,126に通じる電極145,146を形成
する。
【0010】
【発明が解決しようとする課題】上記高耐圧MOSトラ
ンジスタと低耐圧MOSトランジスタの製造方法では、
ソース・ドレイン領域を形成する前に、第1のゲート電
極の両側における高耐圧MOSトランジスタの形成領域
に残っている第1のゲート絶縁膜を除去するためのホト
リソグラフィー工程が必要になる。このため、製造工程
が複雑になる。一方、ホトリソグラフィー工程を行わな
いで、高耐圧MOSトランジスタの形成領域の第1のゲ
ート絶縁膜をエッチバックした場合には、低耐圧MOS
トランジスタの形成領域に形成したサイドウォールがエ
ッチバックされて、細くなる。このため、LDD拡散層
の長さが短くなるので、低耐圧MOSトランジスタの電
界緩和特性が低下する。
ンジスタと低耐圧MOSトランジスタの製造方法では、
ソース・ドレイン領域を形成する前に、第1のゲート電
極の両側における高耐圧MOSトランジスタの形成領域
に残っている第1のゲート絶縁膜を除去するためのホト
リソグラフィー工程が必要になる。このため、製造工程
が複雑になる。一方、ホトリソグラフィー工程を行わな
いで、高耐圧MOSトランジスタの形成領域の第1のゲ
ート絶縁膜をエッチバックした場合には、低耐圧MOS
トランジスタの形成領域に形成したサイドウォールがエ
ッチバックされて、細くなる。このため、LDD拡散層
の長さが短くなるので、低耐圧MOSトランジスタの電
界緩和特性が低下する。
【0011】またオフセット構造のドレイン領域を有す
る高耐圧トランジスタの製造方法では、オフセット構造
を形成するためのホトリソグラフィー技術が必要にな
る。このため、上記同様に、製造工程が複雑になる。
る高耐圧トランジスタの製造方法では、オフセット構造
を形成するためのホトリソグラフィー技術が必要にな
る。このため、上記同様に、製造工程が複雑になる。
【0012】本発明は、ホトリソグラフィー工程を省略
することによって工程を簡単化するMOSトランジスタ
の製造方法を提供することを目的とする。
することによって工程を簡単化するMOSトランジスタ
の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたMOSトランジスタの製造方法で
ある。第1の製造方法としては、第1の工程で、半導体
基板における、高耐圧MOSトランジスタの形成領域の
上面に第1のゲート絶縁膜を形成するとともに、低耐圧
MOSトランジスタの形成領域の上面に第1のゲート絶
縁膜よりも薄い膜厚の第2のゲート絶縁膜を形成し、次
いで第1のゲート絶縁膜上には第1のゲート電極を形成
し、第2のゲート絶縁膜上には第2のゲート電極を形成
する。次いで第2の工程で、第2のゲート電極の両側に
おける半導体基板の上層に第1の低濃度拡散層を形成す
る。続いて第3の工程で、第1,第2のゲート電極側の
全面を覆う状態に第1のサイドウォール形成膜を成膜し
た後、半導体基板表面が露出するまで第1のサイドウォ
ール形成膜と第1,第2のゲート絶縁膜とを除去し、第
1,第2のゲート電極のそれぞれの側壁に第1のサイド
ウォールを形成する。さらに第4の工程で、第1,第2
のゲート電極の両側における半導体基板の上層に第2の
低濃度拡散層を形成する。さらに第5の工程で、第1,
第2のゲート電極側を覆う状態に第2のサイドウォール
形成膜を成膜した後、半導体基板表面が露出するまで第
2のサイドウォール形成膜を除去して、各第1のサイド
ウォールの側壁側に第2のサイドウォールを形成する。
その後第6の工程で、不純物導入処理によって、第1の
ゲート電極の両側における半導体基板上層に第1のソー
ス・ドレイン領域を形成するとともに、第2のゲート電
極の両側における半導体基板上層に第2のソース・ドレ
イン領域を形成する。
成するためになされたMOSトランジスタの製造方法で
ある。第1の製造方法としては、第1の工程で、半導体
基板における、高耐圧MOSトランジスタの形成領域の
上面に第1のゲート絶縁膜を形成するとともに、低耐圧
MOSトランジスタの形成領域の上面に第1のゲート絶
縁膜よりも薄い膜厚の第2のゲート絶縁膜を形成し、次
いで第1のゲート絶縁膜上には第1のゲート電極を形成
し、第2のゲート絶縁膜上には第2のゲート電極を形成
する。次いで第2の工程で、第2のゲート電極の両側に
おける半導体基板の上層に第1の低濃度拡散層を形成す
る。続いて第3の工程で、第1,第2のゲート電極側の
全面を覆う状態に第1のサイドウォール形成膜を成膜し
た後、半導体基板表面が露出するまで第1のサイドウォ
ール形成膜と第1,第2のゲート絶縁膜とを除去し、第
1,第2のゲート電極のそれぞれの側壁に第1のサイド
ウォールを形成する。さらに第4の工程で、第1,第2
のゲート電極の両側における半導体基板の上層に第2の
低濃度拡散層を形成する。さらに第5の工程で、第1,
第2のゲート電極側を覆う状態に第2のサイドウォール
形成膜を成膜した後、半導体基板表面が露出するまで第
2のサイドウォール形成膜を除去して、各第1のサイド
ウォールの側壁側に第2のサイドウォールを形成する。
その後第6の工程で、不純物導入処理によって、第1の
ゲート電極の両側における半導体基板上層に第1のソー
ス・ドレイン領域を形成するとともに、第2のゲート電
極の両側における半導体基板上層に第2のソース・ドレ
イン領域を形成する。
【0014】第2の製造方法としては、第1の工程で、
高耐圧MOSトランジスタの形成領域にゲート絶縁膜パ
ターンを形成し、次いで低耐圧MOSトランジスタの形
成領域にゲート絶縁膜を形成した後、ゲート絶縁膜パタ
ーン上に第1のゲート電極を形成するとともに、ゲート
絶縁膜上に第2のゲート電極を形成する。次いで第2の
工程で、少なくとも、第1のゲート電極の両側における
半導体基板上層に第1の低濃度拡散層を形成する。続い
て第3の工程で、少なくとも、第2のゲート電極の両側
における半導体基板上層に第1の低濃度拡散層より濃度
が高い第2の低濃度拡散層を形成する。さらに第4の工
程で、第1,第2のゲート電極側を覆う状態にサイドウ
ォール形成膜を成膜した後、半導体基板表面が露出する
までサイドウォール形成膜の一部分を除去して、第1,
第2のゲート電極のそれぞれの側壁にサイドウォールを
形成する。その後第5の工程で、不純物導入処理によっ
て、ゲート絶縁膜パターンの両側における半導体基板上
層に第1のソース・ドレイン領域を形成するとともに、
第2のゲート電極の両側における半導体基板上層に第2
の低濃度拡散層の一部分を介して第2のソース・ドレイ
ン領域を形成する。
高耐圧MOSトランジスタの形成領域にゲート絶縁膜パ
ターンを形成し、次いで低耐圧MOSトランジスタの形
成領域にゲート絶縁膜を形成した後、ゲート絶縁膜パタ
ーン上に第1のゲート電極を形成するとともに、ゲート
絶縁膜上に第2のゲート電極を形成する。次いで第2の
工程で、少なくとも、第1のゲート電極の両側における
半導体基板上層に第1の低濃度拡散層を形成する。続い
て第3の工程で、少なくとも、第2のゲート電極の両側
における半導体基板上層に第1の低濃度拡散層より濃度
が高い第2の低濃度拡散層を形成する。さらに第4の工
程で、第1,第2のゲート電極側を覆う状態にサイドウ
ォール形成膜を成膜した後、半導体基板表面が露出する
までサイドウォール形成膜の一部分を除去して、第1,
第2のゲート電極のそれぞれの側壁にサイドウォールを
形成する。その後第5の工程で、不純物導入処理によっ
て、ゲート絶縁膜パターンの両側における半導体基板上
層に第1のソース・ドレイン領域を形成するとともに、
第2のゲート電極の両側における半導体基板上層に第2
の低濃度拡散層の一部分を介して第2のソース・ドレイ
ン領域を形成する。
【0015】第3の製造方法としては、第1の工程で、
半導体基板上にゲート絶縁膜を形成し、さらにその上面
にゲート電極を形成する。次いで第2の工程で、ゲート
電極の両側における半導体基板の上層に低濃度拡散層を
形成する。続いて第3の工程で、ゲート電極を覆う状態
にして半導体基板上に絶縁膜を形成した後、各低濃度拡
散層上の所定位置における絶縁膜にコンタクトホールを
形成する。その後第4の工程で、絶縁膜をイオン注入マ
スクにして、各コンタクトホールを通して半導体基板の
上層に不純物を導入して高濃度拡散層を形成する。
半導体基板上にゲート絶縁膜を形成し、さらにその上面
にゲート電極を形成する。次いで第2の工程で、ゲート
電極の両側における半導体基板の上層に低濃度拡散層を
形成する。続いて第3の工程で、ゲート電極を覆う状態
にして半導体基板上に絶縁膜を形成した後、各低濃度拡
散層上の所定位置における絶縁膜にコンタクトホールを
形成する。その後第4の工程で、絶縁膜をイオン注入マ
スクにして、各コンタクトホールを通して半導体基板の
上層に不純物を導入して高濃度拡散層を形成する。
【0016】
【作用】第1の製造方法では、第2,第3の工程で、第
1,第2の低濃度拡散層を形成した後、第4の工程で、
第1,第2のゲート電極側を覆う状態に第1のサイドウ
ォール形成膜を成膜し、次いで半導体基板表面が露出す
るまで第1のサイドウォール形成膜の一部分とゲート絶
縁膜の一部分とを除去して、第1,第2のゲート電極の
それぞれの側壁に第1のサイドウォールを形成する。さ
らに第5の工程で、第1,第2のゲート電極側を覆う状
態に第2のサイドウォール形成膜を成膜した後、半導体
基板表面が露出するまで第2のサイドウォール形成膜の
一部分を除去して、各第1のサイドウォールの側壁側に
第2のサイドウォールを形成する。このため、第2のゲ
ート電極の両側に、十分な長さのサイドウォールが形成
されるので、第2のMOSトランジスタには、第2の低
濃度拡散層よりなる電界緩和層が形成される。また第1
のMOSトランジスタのソース・ドレイン領域を形成す
る半導体基板上にゲート絶縁膜が残らないので、ソース
・ドレイン領域を形成する不純物導入処理が行える。ま
たサイドウォールを形成する際に、ホトリソグラフィー
工程を行う必要がない。
1,第2の低濃度拡散層を形成した後、第4の工程で、
第1,第2のゲート電極側を覆う状態に第1のサイドウ
ォール形成膜を成膜し、次いで半導体基板表面が露出す
るまで第1のサイドウォール形成膜の一部分とゲート絶
縁膜の一部分とを除去して、第1,第2のゲート電極の
それぞれの側壁に第1のサイドウォールを形成する。さ
らに第5の工程で、第1,第2のゲート電極側を覆う状
態に第2のサイドウォール形成膜を成膜した後、半導体
基板表面が露出するまで第2のサイドウォール形成膜の
一部分を除去して、各第1のサイドウォールの側壁側に
第2のサイドウォールを形成する。このため、第2のゲ
ート電極の両側に、十分な長さのサイドウォールが形成
されるので、第2のMOSトランジスタには、第2の低
濃度拡散層よりなる電界緩和層が形成される。また第1
のMOSトランジスタのソース・ドレイン領域を形成す
る半導体基板上にゲート絶縁膜が残らないので、ソース
・ドレイン領域を形成する不純物導入処理が行える。ま
たサイドウォールを形成する際に、ホトリソグラフィー
工程を行う必要がない。
【0017】第2の製造方法では、第1の工程で、高耐
圧MOSトランジスタの形成領域におけるソース形成領
域上とドレイン形成領域上との間にゲート絶縁膜パター
ンを形成して、その上に第1のゲート電極を形成し、第
5の工程の不純物導入処理によって、ゲート絶縁膜パタ
ーンとサイドウォールとをマスクにして半導体基板上層
に第1のソース・ドレイン領域を形成することにより、
ゲート絶縁膜パターンに対する第1のゲート電極の形成
位置によって、オフセット長が決定される。また第1の
工程で、ゲート絶縁膜パターンが形成されているので、
第2のゲート電極の両側にサイドウォールを形成する際
に、高耐圧MOSトランジスタの形成領域におけるソー
ス・ドレイン領域を形成する半導体基板上にサイドウォ
ール形成膜が残らない。したがって、第5の工程におけ
る不純物導入処理によって、同時に、第1,第2のソー
ス・ドレイン領域が形成される。またサイドウォールを
形成する際に、ホトリソグラフィー工程を行う必要がな
い。
圧MOSトランジスタの形成領域におけるソース形成領
域上とドレイン形成領域上との間にゲート絶縁膜パター
ンを形成して、その上に第1のゲート電極を形成し、第
5の工程の不純物導入処理によって、ゲート絶縁膜パタ
ーンとサイドウォールとをマスクにして半導体基板上層
に第1のソース・ドレイン領域を形成することにより、
ゲート絶縁膜パターンに対する第1のゲート電極の形成
位置によって、オフセット長が決定される。また第1の
工程で、ゲート絶縁膜パターンが形成されているので、
第2のゲート電極の両側にサイドウォールを形成する際
に、高耐圧MOSトランジスタの形成領域におけるソー
ス・ドレイン領域を形成する半導体基板上にサイドウォ
ール形成膜が残らない。したがって、第5の工程におけ
る不純物導入処理によって、同時に、第1,第2のソー
ス・ドレイン領域が形成される。またサイドウォールを
形成する際に、ホトリソグラフィー工程を行う必要がな
い。
【0018】第3の製造方法では、層間絶縁膜をイオン
注入マスクにしたイオン注入法によって、層間絶縁膜に
形成したコンタクトホールを通して半導体基板にソース
・ドレイン領域を形成したので、ソース・ドレイン領域
を形成する領域を設定するためのイオン注入マスクを形
成するホトリソグラフィー工程が必要ない。
注入マスクにしたイオン注入法によって、層間絶縁膜に
形成したコンタクトホールを通して半導体基板にソース
・ドレイン領域を形成したので、ソース・ドレイン領域
を形成する領域を設定するためのイオン注入マスクを形
成するホトリソグラフィー工程が必要ない。
【0019】
【実施例】第1の本発明の実施例を、図1の製造工程図
により説明する。図1の(1)に示すように、まず通常
の素子分離領域を形成する方法として、例えばLOCO
S法によって、半導体基板11を高耐圧MOSトランジ
スタの形成領域21(以下形成領域21と記す)と低耐
圧MOSトランジスタの形成領域31(以下形成領域3
1と記す)とに分離する素子分離領域12を形成する。
により説明する。図1の(1)に示すように、まず通常
の素子分離領域を形成する方法として、例えばLOCO
S法によって、半導体基板11を高耐圧MOSトランジ
スタの形成領域21(以下形成領域21と記す)と低耐
圧MOSトランジスタの形成領域31(以下形成領域3
1と記す)とに分離する素子分離領域12を形成する。
【0020】次いで第1の工程を行う。この工程では、
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板11の上面に絶縁膜13を形成す
る。この絶縁膜13は、例えば膜厚が100nmに形成
される。次いでホトリソグラフィー技術によって、形成
領域21を覆う状態にエッチングマスク(図示せず)を
形成する。続いてエッチングを行って、上記形成領域3
1における上記絶縁膜13の上面側より、例えば80n
mの厚さ(2点鎖線で示す部分)だけ除去する。そし
て、形成領域21に絶縁膜(13)よりなる第1のゲー
ト絶縁膜22を形成するとともに、形成領域31に絶縁
膜(13)よりなる膜厚が例えば20nmの第2のゲー
ト絶縁膜32を形成する。その後、上記エッチングマス
クを、例えばアッシャー処理またはウェットエッチング
によるレジスト剥離処理等により、除去する。
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板11の上面に絶縁膜13を形成す
る。この絶縁膜13は、例えば膜厚が100nmに形成
される。次いでホトリソグラフィー技術によって、形成
領域21を覆う状態にエッチングマスク(図示せず)を
形成する。続いてエッチングを行って、上記形成領域3
1における上記絶縁膜13の上面側より、例えば80n
mの厚さ(2点鎖線で示す部分)だけ除去する。そし
て、形成領域21に絶縁膜(13)よりなる第1のゲー
ト絶縁膜22を形成するとともに、形成領域31に絶縁
膜(13)よりなる膜厚が例えば20nmの第2のゲー
ト絶縁膜32を形成する。その後、上記エッチングマス
クを、例えばアッシャー処理またはウェットエッチング
によるレジスト剥離処理等により、除去する。
【0021】なお上記形成領域31上のゲート絶縁膜1
3を全て除去した後、半導体基板11の全面に第2のゲ
ート絶縁膜32を形成することも可能である。この場合
には、上記絶縁膜13を、形成しようとする第1のゲー
ト絶縁膜22の膜厚より上記第2のゲート絶縁膜32の
膜厚を差し引いた値の膜厚に成膜する。
3を全て除去した後、半導体基板11の全面に第2のゲ
ート絶縁膜32を形成することも可能である。この場合
には、上記絶縁膜13を、形成しようとする第1のゲー
ト絶縁膜22の膜厚より上記第2のゲート絶縁膜32の
膜厚を差し引いた値の膜厚に成膜する。
【0022】次いで通常の成膜技術(例えばCVD法)
によって、電極形成膜(図示せず)の成膜し、続いてホ
トリソグラフィー技術によって、エッチングマスク(図
示せず)を形成し、その後エッチングによって、当該第
1のゲート絶縁膜22上に第1のゲート電極23を形成
する。上記製造プロセスによってほぼ同時に、形成領域
31の第2のゲート絶縁膜32上に第2のゲート電極3
3を形成する。
によって、電極形成膜(図示せず)の成膜し、続いてホ
トリソグラフィー技術によって、エッチングマスク(図
示せず)を形成し、その後エッチングによって、当該第
1のゲート絶縁膜22上に第1のゲート電極23を形成
する。上記製造プロセスによってほぼ同時に、形成領域
31の第2のゲート絶縁膜32上に第2のゲート電極3
3を形成する。
【0023】次いで図1の(2)に示す第2の工程と第
3の工程とを行う。まず第2の工程では、通常のイオン
注入法によって、上記第2のゲート電極33の両側にお
ける形成領域31の半導体基板11の上層に第1の低濃
度拡散層34(図ではハッチングを省略した)を形成す
る。上記イオン注入法では、例えば不純物にリンを用
い、その際のドーズ量を、例えば5×1012cm-2程度
に設定する。このイオン注入では、不純物にリンを用い
ているので、第1のゲート電極23の両側における形成
領域21の半導体基板11の上層にも第1の低濃度拡散
層24(図ではハッチングを省略した)が形成される。
3の工程とを行う。まず第2の工程では、通常のイオン
注入法によって、上記第2のゲート電極33の両側にお
ける形成領域31の半導体基板11の上層に第1の低濃
度拡散層34(図ではハッチングを省略した)を形成す
る。上記イオン注入法では、例えば不純物にリンを用
い、その際のドーズ量を、例えば5×1012cm-2程度
に設定する。このイオン注入では、不純物にリンを用い
ているので、第1のゲート電極23の両側における形成
領域21の半導体基板11の上層にも第1の低濃度拡散
層24(図ではハッチングを省略した)が形成される。
【0024】続いて第3の工程では、例えば通常のCV
D法によって、上記第1,第2のゲート電極23,33
側を覆う状態に第1のサイドウォール形成膜14を成膜
する。続いて通常のエッチバック処理によって、形成領
域21の半導体基板11の表面が露出するまで、第1の
サイドウォール形成膜14の2点鎖線で示す部分と上記
第1のゲート絶縁膜22の1点鎖線で示す部分と第2の
ゲート絶縁膜32の1点鎖線で示す部分とを除去する。
そして第1,第2のゲート電極23,33のそれぞれの
側壁に第1のサイドウォール25,35を形成する。
D法によって、上記第1,第2のゲート電極23,33
側を覆う状態に第1のサイドウォール形成膜14を成膜
する。続いて通常のエッチバック処理によって、形成領
域21の半導体基板11の表面が露出するまで、第1の
サイドウォール形成膜14の2点鎖線で示す部分と上記
第1のゲート絶縁膜22の1点鎖線で示す部分と第2の
ゲート絶縁膜32の1点鎖線で示す部分とを除去する。
そして第1,第2のゲート電極23,33のそれぞれの
側壁に第1のサイドウォール25,35を形成する。
【0025】次いで図1の(3)に示すように、第4の
工程と第5の工程とを行う。まず第4の工程では、上記
第1,第2のゲート電極23,33と第1のサイドウォ
ール25,35とをイオン注入マスクにした通常のイオ
ン注入法によって、各形成領域21,31における半導
体基板11の上層に、上記第1の低濃度拡散層24,3
4より濃度が高い第2の低濃度拡散層26,36(図で
はハッチングを省略した)を形成する。上記イオン注入
法では、例えば不純物にヒ素を用い、その際のドーズ量
を、例えば1×1013〜1×1014cm-2程度に設定す
る。
工程と第5の工程とを行う。まず第4の工程では、上記
第1,第2のゲート電極23,33と第1のサイドウォ
ール25,35とをイオン注入マスクにした通常のイオ
ン注入法によって、各形成領域21,31における半導
体基板11の上層に、上記第1の低濃度拡散層24,3
4より濃度が高い第2の低濃度拡散層26,36(図で
はハッチングを省略した)を形成する。上記イオン注入
法では、例えば不純物にヒ素を用い、その際のドーズ量
を、例えば1×1013〜1×1014cm-2程度に設定す
る。
【0026】続いて図1の(4)に示す第5の工程を行
う。この工程では、例えば通常のCVD法によって、各
第1,第2のゲート電極23,33側の全面を覆う状態
に、第2のサイドウォール形成膜15を成膜する。続い
て通常のエッチバック処理によって、各形成領域21,
31の半導体基板11の表面が露出するまで、第2のサ
イドウォール形成膜15の2点鎖線で示す部分を除去す
る。そして第1サイドウォール25,35のそれぞれの
側壁側に第2のサイドウォール27,37を形成する。
う。この工程では、例えば通常のCVD法によって、各
第1,第2のゲート電極23,33側の全面を覆う状態
に、第2のサイドウォール形成膜15を成膜する。続い
て通常のエッチバック処理によって、各形成領域21,
31の半導体基板11の表面が露出するまで、第2のサ
イドウォール形成膜15の2点鎖線で示す部分を除去す
る。そして第1サイドウォール25,35のそれぞれの
側壁側に第2のサイドウォール27,37を形成する。
【0027】続いて図1の(5)に示す第6の工程を行
う。この工程では、例えば上記第1のゲート電極23と
上記第2のサイドウォール27とをマスクにした不純物
導入処理(例えばイオン注入)によって、上記第1のゲ
ート電極23の両側における半導体基板11の形成領域
21の上層に第1のソース・ドレイン領域28,29
(図ではハッチングを省略した)を形成する。それとと
もに、上記不純物導入処理では、上記第2のゲート電極
33と上記第2のサイドウォール37とをマスクにし
て、上記第2のゲート電極33の両側における半導体基
板11の形成領域31の上層に、第2のソース・ドレイ
ン領域38,39(図ではハッチングを省略した)を形
成する。したがって、第1のソース・ドレイン領域2
8,29のゲート電極23側には、第1,第2の低濃度
拡散層24,26が形成される。また第2のソース・ド
レイン領域38,39のゲート電極33側には、第1,
第2の低濃度拡散層34,36が形成される。上記の如
くに、15V〜20V程度で動作する高耐圧MOSトラ
ンジスタ20と3.3V〜5V程度で動作する通常の耐
圧の低耐圧MOSトランジスタ30とが形成される。
う。この工程では、例えば上記第1のゲート電極23と
上記第2のサイドウォール27とをマスクにした不純物
導入処理(例えばイオン注入)によって、上記第1のゲ
ート電極23の両側における半導体基板11の形成領域
21の上層に第1のソース・ドレイン領域28,29
(図ではハッチングを省略した)を形成する。それとと
もに、上記不純物導入処理では、上記第2のゲート電極
33と上記第2のサイドウォール37とをマスクにし
て、上記第2のゲート電極33の両側における半導体基
板11の形成領域31の上層に、第2のソース・ドレイ
ン領域38,39(図ではハッチングを省略した)を形
成する。したがって、第1のソース・ドレイン領域2
8,29のゲート電極23側には、第1,第2の低濃度
拡散層24,26が形成される。また第2のソース・ド
レイン領域38,39のゲート電極33側には、第1,
第2の低濃度拡散層34,36が形成される。上記の如
くに、15V〜20V程度で動作する高耐圧MOSトラ
ンジスタ20と3.3V〜5V程度で動作する通常の耐
圧の低耐圧MOSトランジスタ30とが形成される。
【0028】上記第1の発明の実施例で説明した製造方
法では、成膜した第1のサイドウォール形成膜14を、
ソース・ドレイン領域28,29を形成する領域の半導
体基板11の表面が露出するまでエッチバック処理し
て、第1のサイドウォール25,35を形成し、その後
第2のサイドウォール形成膜15を成膜してエッチバッ
ク処理することにより第2のサイドウォール27,37
を形成する。このため、第2のゲート電極33の両側に
は、第1,第2のサイドウォール35,37によって、
十分な長さのサイドウォールが形成される。したがっ
て、第6の工程で第2のソース・ドレイン領域38,3
9を形成する際に、第2のゲート電極33の両側には、
電界緩和層となる十分な長さの第1,第2の低濃度拡散
層34,36が残る。このように電界緩和層を形成する
拡散層濃度が2段階に変化しているので、ホットキャリ
アの発生が抑制される。また、第1のソース・ドレイン
領域28,29を形成する形成領域21上には、絶縁膜
13が残らないので、設計値通りの濃度の第1のソース
・ドレイン領域28,29が形成される。さらに第1,
第2のサイドウォール25,27を形成する際に、ホト
リソグラフィー工程を行う必要がない。
法では、成膜した第1のサイドウォール形成膜14を、
ソース・ドレイン領域28,29を形成する領域の半導
体基板11の表面が露出するまでエッチバック処理し
て、第1のサイドウォール25,35を形成し、その後
第2のサイドウォール形成膜15を成膜してエッチバッ
ク処理することにより第2のサイドウォール27,37
を形成する。このため、第2のゲート電極33の両側に
は、第1,第2のサイドウォール35,37によって、
十分な長さのサイドウォールが形成される。したがっ
て、第6の工程で第2のソース・ドレイン領域38,3
9を形成する際に、第2のゲート電極33の両側には、
電界緩和層となる十分な長さの第1,第2の低濃度拡散
層34,36が残る。このように電界緩和層を形成する
拡散層濃度が2段階に変化しているので、ホットキャリ
アの発生が抑制される。また、第1のソース・ドレイン
領域28,29を形成する形成領域21上には、絶縁膜
13が残らないので、設計値通りの濃度の第1のソース
・ドレイン領域28,29が形成される。さらに第1,
第2のサイドウォール25,27を形成する際に、ホト
リソグラフィー工程を行う必要がない。
【0029】次に第2の本発明の実施例を、図2の製造
工程図により説明する。ここで説明する高耐圧MOSト
ランジスタは、オフセット構造を有するものである。な
お上記第1の発明の実施例で説明した構成部品と同様の
構成部品には、同一符号を付す。
工程図により説明する。ここで説明する高耐圧MOSト
ランジスタは、オフセット構造を有するものである。な
お上記第1の発明の実施例で説明した構成部品と同様の
構成部品には、同一符号を付す。
【0030】図2の(1)に示すように、まず通常の素
子分離領域を形成する方法として、例えばLOCOS法
によって、半導体基板11を高耐圧MOSトランジスタ
の形成領域41(以下形成領域41と記す)と低耐圧M
OSトランジスタの形成領域51(以下形成領域51と
記す)とに分離する素子分離領域12を形成する。
子分離領域を形成する方法として、例えばLOCOS法
によって、半導体基板11を高耐圧MOSトランジスタ
の形成領域41(以下形成領域41と記す)と低耐圧M
OSトランジスタの形成領域51(以下形成領域51と
記す)とに分離する素子分離領域12を形成する。
【0031】そして第1の工程を行う。この工程では、
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板11の上面に絶縁膜13を形成す
る。次いでホトリソグラフィー技術によって、形成領域
41の一部分を覆う状態にエッチングマスク16を形成
する。続いてエッチングを行って、上記形成領域41,
51における上記絶縁膜13の上層(2点鎖線で示す部
分)を除去する。そして、形成領域41に絶縁膜(1
3)よりなるゲート絶縁膜パターン42を形成するとと
もに、形成領域51に絶縁膜13よりなるゲート絶縁膜
52を形成する。その後、上記エッチングマスク16
を、例えばアッシャー処理またはウェットエッチングに
よるレジスト剥離処理等により、除去する。
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板11の上面に絶縁膜13を形成す
る。次いでホトリソグラフィー技術によって、形成領域
41の一部分を覆う状態にエッチングマスク16を形成
する。続いてエッチングを行って、上記形成領域41,
51における上記絶縁膜13の上層(2点鎖線で示す部
分)を除去する。そして、形成領域41に絶縁膜(1
3)よりなるゲート絶縁膜パターン42を形成するとと
もに、形成領域51に絶縁膜13よりなるゲート絶縁膜
52を形成する。その後、上記エッチングマスク16
を、例えばアッシャー処理またはウェットエッチングに
よるレジスト剥離処理等により、除去する。
【0032】なおエッチングマスク16で覆われていな
い部分の絶縁膜13を全て除去した後、半導体基板11
の全面にゲート絶縁膜52を形成することも可能であ
る。この場合には、上記絶縁膜13を、形成しようとす
るゲート絶縁膜パターン42の膜厚より上記ゲート絶縁
膜52の膜厚を差し引いた値の膜厚に成膜する。
い部分の絶縁膜13を全て除去した後、半導体基板11
の全面にゲート絶縁膜52を形成することも可能であ
る。この場合には、上記絶縁膜13を、形成しようとす
るゲート絶縁膜パターン42の膜厚より上記ゲート絶縁
膜52の膜厚を差し引いた値の膜厚に成膜する。
【0033】次いで図2の(2)に示すように、通常の
成膜技術(例えばCVD法)によって、電極形成膜(図
示せず)の成膜し、続いてホトリソグラフィー技術によ
って、エッチングマスク(図示せず)を形成し、その後
のエッチングによって、当該ゲート絶縁膜パターン42
上に第1のゲート電極43を形成する。上記製造プロセ
スによってほぼ同時に、形成領域51のゲート絶縁膜5
2上に第2のゲート電極53を形成する。
成膜技術(例えばCVD法)によって、電極形成膜(図
示せず)の成膜し、続いてホトリソグラフィー技術によ
って、エッチングマスク(図示せず)を形成し、その後
のエッチングによって、当該ゲート絶縁膜パターン42
上に第1のゲート電極43を形成する。上記製造プロセ
スによってほぼ同時に、形成領域51のゲート絶縁膜5
2上に第2のゲート電極53を形成する。
【0034】次いで図2の(3)に示す第2の工程と第
3の工程とを行う。第2の工程では、通常のイオン注入
法によって、少なくとも上記第1のゲート電極43の両
側における半導体基板11の形成領域41の上層に第1
の低濃度拡散層44(図ではハッチングを省略した)を
形成する。このイオン注入法では、例えば不純物にリン
を用い、その際のドーズ量を、例えば5×1012cm-2
程度に設定する。
3の工程とを行う。第2の工程では、通常のイオン注入
法によって、少なくとも上記第1のゲート電極43の両
側における半導体基板11の形成領域41の上層に第1
の低濃度拡散層44(図ではハッチングを省略した)を
形成する。このイオン注入法では、例えば不純物にリン
を用い、その際のドーズ量を、例えば5×1012cm-2
程度に設定する。
【0035】続いて第3の工程では、通常のイオン注入
法によって、上記第2のゲート電極53の両側における
半導体基板11の形成領域51の上層に、上記第1の低
濃度拡散層44より濃度が高い第2の低濃度拡散層55
(図ではハッチングを省略した)を形成する。上記イオ
ン注入法では、例えば不純物にヒ素を用い、このイオン
注入では、ドーズ量を、例えば1×1013〜1×1014
cm-2程度に設定する。このとき、形成領域41側に
は、膜厚が厚いゲート絶縁膜パターン42が形成されて
いるので、ヒ素によるイオン注入では、ゲート絶縁膜パ
ターン42がイオン注入マスクになる。この結果、形成
領域41には、ゲート絶縁膜パターン42の両側におけ
る半導体基板11の上層に第2の低濃度拡散層45(図
ではハッチングを省略した)が形成される。また、形成
領域51には、先に行ったイオン注入により、リンが導
入されているが、ドーズ量が2桁程度少ないので、この
影響はほとんどない。
法によって、上記第2のゲート電極53の両側における
半導体基板11の形成領域51の上層に、上記第1の低
濃度拡散層44より濃度が高い第2の低濃度拡散層55
(図ではハッチングを省略した)を形成する。上記イオ
ン注入法では、例えば不純物にヒ素を用い、このイオン
注入では、ドーズ量を、例えば1×1013〜1×1014
cm-2程度に設定する。このとき、形成領域41側に
は、膜厚が厚いゲート絶縁膜パターン42が形成されて
いるので、ヒ素によるイオン注入では、ゲート絶縁膜パ
ターン42がイオン注入マスクになる。この結果、形成
領域41には、ゲート絶縁膜パターン42の両側におけ
る半導体基板11の上層に第2の低濃度拡散層45(図
ではハッチングを省略した)が形成される。また、形成
領域51には、先に行ったイオン注入により、リンが導
入されているが、ドーズ量が2桁程度少ないので、この
影響はほとんどない。
【0036】次いで図2の(4)に示す第4の工程を行
う。この工程では、例えば通常のCVD法によって、上
記第1,第2のゲート電極43,53側の全面を覆う状
態にサイドウォール形成膜17を成膜する。続いて通常
のエッチバック処理によって、形成領域41の半導体基
板11の表面が露出するまで、サイドウォール形成膜1
7の2点鎖線で示す部分と上記第2のゲート絶縁膜52
の1点鎖線で示す部分と残っている絶縁膜13の1点鎖
線で示す部分とを除去する。そして第1,第2のゲート
電極43,53のそれぞれの側壁にサイドウォール4
6,56を形成する。
う。この工程では、例えば通常のCVD法によって、上
記第1,第2のゲート電極43,53側の全面を覆う状
態にサイドウォール形成膜17を成膜する。続いて通常
のエッチバック処理によって、形成領域41の半導体基
板11の表面が露出するまで、サイドウォール形成膜1
7の2点鎖線で示す部分と上記第2のゲート絶縁膜52
の1点鎖線で示す部分と残っている絶縁膜13の1点鎖
線で示す部分とを除去する。そして第1,第2のゲート
電極43,53のそれぞれの側壁にサイドウォール4
6,56を形成する。
【0037】その後第5の工程を行う。この工程では、
例えば上記第1のゲート電極43とサイドウォール46
とをマスクにした不純物導入処理(例えばイオン注入)
によって、ゲート絶縁膜パターン42の両側における半
導体基板11の形成領域41の上層に、第1の低濃度拡
散層44の一部分と第2の低濃度拡散層45の一部分と
介して第1のソース・ドレイン領域47,48(図では
ハッチングを省略した)を形成する。それとともに、上
記不純物導入処理によって、上記第2のゲート電極53
と上記サイドウォール35とをマスクにして、上記第2
のゲート電極53の両側における半導体基板11の形成
領域51の上層に、第2の低濃度拡散層55の一部分と
介して第2のソース・ドレイン領域57,58(図では
ハッチングを省略した)を形成する。上記の如くに、高
耐圧MOSトランジスタ40と低耐圧MOSトランジス
タ50とが形成される。
例えば上記第1のゲート電極43とサイドウォール46
とをマスクにした不純物導入処理(例えばイオン注入)
によって、ゲート絶縁膜パターン42の両側における半
導体基板11の形成領域41の上層に、第1の低濃度拡
散層44の一部分と第2の低濃度拡散層45の一部分と
介して第1のソース・ドレイン領域47,48(図では
ハッチングを省略した)を形成する。それとともに、上
記不純物導入処理によって、上記第2のゲート電極53
と上記サイドウォール35とをマスクにして、上記第2
のゲート電極53の両側における半導体基板11の形成
領域51の上層に、第2の低濃度拡散層55の一部分と
介して第2のソース・ドレイン領域57,58(図では
ハッチングを省略した)を形成する。上記の如くに、高
耐圧MOSトランジスタ40と低耐圧MOSトランジス
タ50とが形成される。
【0038】上記第2の発明の実施例で説明した製造方
法では、第1の工程で、形成領域41のソース形成領域
上とドレイン形成領域上との間にゲート絶縁膜パターン
42を形成し、その上に第1のゲート電極43を形成す
る。そして第1のソース・ドレイン領域47,48はゲ
ート絶縁膜パターン42とサイドウォール46とによっ
て位置決めされる。このため、ゲート絶縁膜パターン4
2に対する第1のゲート電極43の形成位置によって、
オフセット長が決定される。
法では、第1の工程で、形成領域41のソース形成領域
上とドレイン形成領域上との間にゲート絶縁膜パターン
42を形成し、その上に第1のゲート電極43を形成す
る。そして第1のソース・ドレイン領域47,48はゲ
ート絶縁膜パターン42とサイドウォール46とによっ
て位置決めされる。このため、ゲート絶縁膜パターン4
2に対する第1のゲート電極43の形成位置によって、
オフセット長が決定される。
【0039】また第1の工程で、ゲート絶縁膜パターン
42の両側における、ソース・ドレイン領域を形成しよ
うとする半導体基板11上には、イオン注入等の不純物
導入処理の際に不純物導入を阻むような膜は形成されて
いない。このため、サイドウォール46,56を形成し
た時点でも、第1のソース・ドレイン領域47,48と
第2のソース・ドレイン領域57,58とを形成しよう
とする半導体基板11上には、不純物導入を阻むような
膜は形成されていない。したがって、第5の工程におけ
る不純物導入処理では、同時に、第1,第2のソース・
ドレイン領域47,48,57,58が形成される。ま
た各形成領域41,51において、サイドウォール4
6,56やオフセット構造は、自己整合的に同時に形成
されるので、エッチングの際に一方の形成領域を覆うた
めのマスクを形成するホトリソグラフィー工程を行う必
要がない。
42の両側における、ソース・ドレイン領域を形成しよ
うとする半導体基板11上には、イオン注入等の不純物
導入処理の際に不純物導入を阻むような膜は形成されて
いない。このため、サイドウォール46,56を形成し
た時点でも、第1のソース・ドレイン領域47,48と
第2のソース・ドレイン領域57,58とを形成しよう
とする半導体基板11上には、不純物導入を阻むような
膜は形成されていない。したがって、第5の工程におけ
る不純物導入処理では、同時に、第1,第2のソース・
ドレイン領域47,48,57,58が形成される。ま
た各形成領域41,51において、サイドウォール4
6,56やオフセット構造は、自己整合的に同時に形成
されるので、エッチングの際に一方の形成領域を覆うた
めのマスクを形成するホトリソグラフィー工程を行う必
要がない。
【0040】次に第3の発明の実施例として、オフセッ
ト構造の高耐圧MOSトランジスタの製造方法を、図3
の製造工程図により説明する。図3の(1)に示すよう
に、まず通常の素子分離領域を形成する方法として、例
えばLOCOS法によって、半導体基板61上層に、M
OSトランジスタの形成領域62を区分する素子分離領
域63を形成する。
ト構造の高耐圧MOSトランジスタの製造方法を、図3
の製造工程図により説明する。図3の(1)に示すよう
に、まず通常の素子分離領域を形成する方法として、例
えばLOCOS法によって、半導体基板61上層に、M
OSトランジスタの形成領域62を区分する素子分離領
域63を形成する。
【0041】次いで第1の工程を行う。この工程では、
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板61の上面にゲート絶縁膜64を形
成する。続いて例えばCVD法によって、例えば多結晶
シリコンよりなる電極形成膜(図示せず)を成膜する。
そして通常のホトリソグラフィー技術とエッチングとに
よって、上記電極形成膜でゲート電極65を形成する。
このときのエッチングでは、2点鎖線で示すゲート絶縁
膜64も除去する。
例えばCVD法(化学的気相成長法)または熱酸化法に
よって、半導体基板61の上面にゲート絶縁膜64を形
成する。続いて例えばCVD法によって、例えば多結晶
シリコンよりなる電極形成膜(図示せず)を成膜する。
そして通常のホトリソグラフィー技術とエッチングとに
よって、上記電極形成膜でゲート電極65を形成する。
このときのエッチングでは、2点鎖線で示すゲート絶縁
膜64も除去する。
【0042】次いで図3の(2)に示す第2の工程を行
う。この工程では、通常のイオン注入法によって、上記
ゲート電極65の両側における半導体基板61の上層に
低濃度拡散層66を形成する。上記イオン注入法は、例
えば半導体基板61に導入する不純物にリンを用い、打
ち込みエネルギーを例えば60keVに設定し、ドーズ
量を例えば5×1012cm-2程度に設定して行う。その
後、導入した不純物を拡散するアニール処理を行う。
う。この工程では、通常のイオン注入法によって、上記
ゲート電極65の両側における半導体基板61の上層に
低濃度拡散層66を形成する。上記イオン注入法は、例
えば半導体基板61に導入する不純物にリンを用い、打
ち込みエネルギーを例えば60keVに設定し、ドーズ
量を例えば5×1012cm-2程度に設定して行う。その
後、導入した不純物を拡散するアニール処理を行う。
【0043】続いて図3の(3)に示す第3の工程を行
う。この工程では、通常のCVD法によって、上記ゲー
ト電極65側の全面に絶縁膜67を形成する。この絶縁
膜67は、例えばホウ素リンシリケートガラス(BPS
G)またはリンシリケートガラス(PSG)等の酸化シ
リコン系材料よりなる。または他の絶縁膜材料で形成す
ることも可能である。次いで、通常のホトリソグラフィ
ー技術とエッチングとによって、ソース・ドレイン領域
を形成しようとする半導体基板61の上方の絶縁膜67
にコンタクトホール68,69を形成する。このコンタ
クトホール68,69は、後に形成されるソース・ドレ
イン領域に沿う状態で、例えば長方形状の孔パターンで
形成されている。
う。この工程では、通常のCVD法によって、上記ゲー
ト電極65側の全面に絶縁膜67を形成する。この絶縁
膜67は、例えばホウ素リンシリケートガラス(BPS
G)またはリンシリケートガラス(PSG)等の酸化シ
リコン系材料よりなる。または他の絶縁膜材料で形成す
ることも可能である。次いで、通常のホトリソグラフィ
ー技術とエッチングとによって、ソース・ドレイン領域
を形成しようとする半導体基板61の上方の絶縁膜67
にコンタクトホール68,69を形成する。このコンタ
クトホール68,69は、後に形成されるソース・ドレ
イン領域に沿う状態で、例えば長方形状の孔パターンで
形成されている。
【0044】その後図3の(4)に示す第4の工程を行
う。この工程では、上記絶縁膜67をイオン注入マスク
にした通常のイオン注入法によって、各コンタクトホー
ル68,69を通して半導体基板61の上層に不純物を
導入し、ソース・ドレイン領域になる高濃度拡散層7
0,71を形成する。上記イオン注入法では、例えば不
純物にリンまたはヒ素を用い、その際の打ち込みエネル
ギーを例えば60keVに設定し、ドーズ量を例えば1
×1015cm-2程度に設定して行う。その後、熱処理
(例えば900℃)を行う。この熱処理では、各コンタ
クトホール68,69のエッジ部にまるみを付けるとと
もに、導入した不純物を拡散する。そして、通常のアル
ミニウム系電極を形成する技術によって、各コンタクト
ホール68,69を通してそれぞれに対応する高濃度拡
散層70,71に接続するアルミニウム系電極72,7
3を形成する。上記の如くに、高耐圧MOSトランジス
タ60が完成する。
う。この工程では、上記絶縁膜67をイオン注入マスク
にした通常のイオン注入法によって、各コンタクトホー
ル68,69を通して半導体基板61の上層に不純物を
導入し、ソース・ドレイン領域になる高濃度拡散層7
0,71を形成する。上記イオン注入法では、例えば不
純物にリンまたはヒ素を用い、その際の打ち込みエネル
ギーを例えば60keVに設定し、ドーズ量を例えば1
×1015cm-2程度に設定して行う。その後、熱処理
(例えば900℃)を行う。この熱処理では、各コンタ
クトホール68,69のエッジ部にまるみを付けるとと
もに、導入した不純物を拡散する。そして、通常のアル
ミニウム系電極を形成する技術によって、各コンタクト
ホール68,69を通してそれぞれに対応する高濃度拡
散層70,71に接続するアルミニウム系電極72,7
3を形成する。上記の如くに、高耐圧MOSトランジス
タ60が完成する。
【0045】上記説明した第3の発明の実施例では、絶
縁膜67をイオン注入マスクにしたイオン注入法によっ
て、絶縁膜67に形成した各コンタクトホール68,6
9を通して半導体基板61にソース・ドレイン領域にな
る高濃度拡散層70,71を形成したので、高濃度拡散
層70,71を設定するためのイオン注入マスクをレジ
ストで形成するホトリソグラフィー工程が必要ない。ま
た上記ゲート電極65の両側にサイドウォールを形成し
てもよい。
縁膜67をイオン注入マスクにしたイオン注入法によっ
て、絶縁膜67に形成した各コンタクトホール68,6
9を通して半導体基板61にソース・ドレイン領域にな
る高濃度拡散層70,71を形成したので、高濃度拡散
層70,71を設定するためのイオン注入マスクをレジ
ストで形成するホトリソグラフィー工程が必要ない。ま
た上記ゲート電極65の両側にサイドウォールを形成し
てもよい。
【0046】上記各実施例で記載した数値は一例であっ
て、その値に限定されることはない。
て、その値に限定されることはない。
【0047】
【発明の効果】以上、説明したように請求項1の発明に
よれば、第1のサイドウォール形成膜を半導体基板表面
が露出するまで除去した後、第2のサイドウォール形成
膜で各第1,第2のゲート電極の側壁側に第2のサイド
ウォールを形成するので、第2のサイドウォールを形成
した後、高耐圧MOSトランジスタの形成領域と低耐圧
MOSトランジスタの形成領域との半導体基板は露出し
た状態になる。よって、サイドウォールを形成する際
に、ホトリソグラフィー工程を行う必要がないので、製
造工程の簡単化が図れる。
よれば、第1のサイドウォール形成膜を半導体基板表面
が露出するまで除去した後、第2のサイドウォール形成
膜で各第1,第2のゲート電極の側壁側に第2のサイド
ウォールを形成するので、第2のサイドウォールを形成
した後、高耐圧MOSトランジスタの形成領域と低耐圧
MOSトランジスタの形成領域との半導体基板は露出し
た状態になる。よって、サイドウォールを形成する際
に、ホトリソグラフィー工程を行う必要がないので、製
造工程の簡単化が図れる。
【0048】請求項2の発明によれば、高耐圧MOSト
ランジスタの形成領域におけるソース・ドレイン形成領
域上間に第1のゲート絶縁膜パターンを形成した時点
で、第1,第2のソース・ドレイン領域を形成しようと
する半導体基板上には、不純物導入処理を行えないよう
な厚いゲート絶縁膜は形成されていない。このため、1
回のサイドウォール形成工程で各第1,第2のゲート電
極の側壁に第1,第2のサイドウォールを形成すること
ができる。その際、第1,第2のソース・ドレイン領域
を形成しようとする半導体基板上にサイドウォール形成
膜等が残らないので、ホトリソグラフィー工程とエッチ
ングとを行って半導体基板上のサイドウォール形成膜等
を除去する必要がない。よって製造工程の簡単化が図れ
る。さらに第1のゲート絶縁膜パターンをマスクにして
その両側における半導体基板上層に第1のソース・ドレ
イン領域を形成するので、第1のゲート絶縁膜パターン
に対する第1のゲート電極の形成位置によって、オフセ
ット長を決定できる。
ランジスタの形成領域におけるソース・ドレイン形成領
域上間に第1のゲート絶縁膜パターンを形成した時点
で、第1,第2のソース・ドレイン領域を形成しようと
する半導体基板上には、不純物導入処理を行えないよう
な厚いゲート絶縁膜は形成されていない。このため、1
回のサイドウォール形成工程で各第1,第2のゲート電
極の側壁に第1,第2のサイドウォールを形成すること
ができる。その際、第1,第2のソース・ドレイン領域
を形成しようとする半導体基板上にサイドウォール形成
膜等が残らないので、ホトリソグラフィー工程とエッチ
ングとを行って半導体基板上のサイドウォール形成膜等
を除去する必要がない。よって製造工程の簡単化が図れ
る。さらに第1のゲート絶縁膜パターンをマスクにして
その両側における半導体基板上層に第1のソース・ドレ
イン領域を形成するので、第1のゲート絶縁膜パターン
に対する第1のゲート電極の形成位置によって、オフセ
ット長を決定できる。
【0049】請求項3の発明によれば、ソース・ドレイ
ン領域を形成するイオン注入法において、層間絶縁膜を
イオン注入マスクにしたので、イオン注入マスクを形成
するホトリソグラフィー工程が必要ない。このため、製
造工程の簡単化が図れる。
ン領域を形成するイオン注入法において、層間絶縁膜を
イオン注入マスクにしたので、イオン注入マスクを形成
するホトリソグラフィー工程が必要ない。このため、製
造工程の簡単化が図れる。
【図1】第1の発明における実施例の製造工程図であ
る。
る。
【図2】第2の発明における実施例の製造工程図であ
る。
る。
【図3】第3の発明における実施例の製造工程図であ
る。
る。
【図4】従来例の製造工程図である。
【図5】従来例の製造工程図である。
11 半導体基板 13 絶縁膜 14 第1のサイドウォール形成膜 15 第2のサ
イドウォール形成膜 17 サイドウォール形成膜 20 高耐圧M
OSトランジスタ 21 高耐圧MOSトランジスタの形成領域 22 第1のゲート絶縁膜 23 第1のゲ
ート電極 24 第1の低濃度拡散層 25 第1のサ
イドウォール 26 第2の低濃度拡散層 27 第2のサ
イドウォール 28 第1のソース・ドレイン領域 29 第1のソ
ース・ドレイン領域 30 低耐圧MOSトランジスタ 31 低耐圧MOSトランジスタの形成領域 32 第2のゲート絶縁膜 33 第2のゲ
ート電極 34 第1の低濃度拡散層 35 第1のサ
イドウォール 36 第2の低濃度拡散層 37 第2のサ
イドウォール 38 第2のソース・ドレイン領域 39 第2のソ
ース・ドレイン領域 40 高耐圧MOSトランジスタ 41 高耐圧MOSトランジスタの形成領域 42 第1のゲート絶縁膜パターン 43 第1のゲ
ート電極 44 第1の低濃度拡散層 45 第2の低
濃度拡散層 46 サイドウォール 47 第1のソ
ース・ドレイン領域 48 第1のソース・ドレイン領域 50 低耐圧M
OSトランジスタ 51 低耐圧MOSトランジスタの形成領域 52 ゲート絶縁膜 53 第2のゲ
ート電極 54 第1の低濃度拡散層 55 第2の低
濃度拡散層 56 サイドウォール 57 第2のソ
ース・ドレイン領域 58 第2のソース・ドレイン領域 60 高耐圧M
OSトランジスタ 61 半導体基板 64 ゲート絶
縁膜 65 ゲート電極 66 低濃度拡
散層 67 絶縁膜 68 コンタク
トホール 69 コンタクトホール 70 高濃度拡
散層 71 高濃度拡散層
イドウォール形成膜 17 サイドウォール形成膜 20 高耐圧M
OSトランジスタ 21 高耐圧MOSトランジスタの形成領域 22 第1のゲート絶縁膜 23 第1のゲ
ート電極 24 第1の低濃度拡散層 25 第1のサ
イドウォール 26 第2の低濃度拡散層 27 第2のサ
イドウォール 28 第1のソース・ドレイン領域 29 第1のソ
ース・ドレイン領域 30 低耐圧MOSトランジスタ 31 低耐圧MOSトランジスタの形成領域 32 第2のゲート絶縁膜 33 第2のゲ
ート電極 34 第1の低濃度拡散層 35 第1のサ
イドウォール 36 第2の低濃度拡散層 37 第2のサ
イドウォール 38 第2のソース・ドレイン領域 39 第2のソ
ース・ドレイン領域 40 高耐圧MOSトランジスタ 41 高耐圧MOSトランジスタの形成領域 42 第1のゲート絶縁膜パターン 43 第1のゲ
ート電極 44 第1の低濃度拡散層 45 第2の低
濃度拡散層 46 サイドウォール 47 第1のソ
ース・ドレイン領域 48 第1のソース・ドレイン領域 50 低耐圧M
OSトランジスタ 51 低耐圧MOSトランジスタの形成領域 52 ゲート絶縁膜 53 第2のゲ
ート電極 54 第1の低濃度拡散層 55 第2の低
濃度拡散層 56 サイドウォール 57 第2のソ
ース・ドレイン領域 58 第2のソース・ドレイン領域 60 高耐圧M
OSトランジスタ 61 半導体基板 64 ゲート絶
縁膜 65 ゲート電極 66 低濃度拡
散層 67 絶縁膜 68 コンタク
トホール 69 コンタクトホール 70 高濃度拡
散層 71 高濃度拡散層
Claims (3)
- 【請求項1】 高耐圧MOSトランジスタと低耐圧MO
Sトランジスタとを同一半導体基板に形成するMOSト
ランジスタの製造方法であって、 高耐圧MOSトランジスタの形成領域における半導体基
板の上面に第1のゲート絶縁膜を形成するとともに、低
耐圧MOSトランジスタの形成領域における半導体基板
の上面に前記第1のゲート絶縁膜よりも薄い膜厚の第2
のゲート絶縁膜を形成し、次いで前記第1のゲート絶縁
膜上に第1のゲート電極を形成するとともに、前記第2
のゲート絶縁膜上に第2のゲート電極を形成する第1の
工程と、 前記第2のゲート電極の両側における半導体基板の低耐
圧MOSトランジスタの形成領域上層に第1の低濃度拡
散層を形成する第2の工程と、 前記第1,第2のゲート電極側を覆う状態に第1のサイ
ドウォール形成膜を成膜した後、半導体基板表面が露出
するまで前記第1のサイドウォール形成膜の一部分と前
記第1,第2のゲート絶縁膜の一部分とを除去して、前
記第1,第2のゲート電極のそれぞれの側壁に第1のサ
イドウォールを形成する第3の工程と、 前記第1,第2のゲート電極の両側における半導体基板
の上層に第2の低濃度拡散層を形成する第4の工程と、 前記第1,第2のゲート電極側を覆う状態に第2のサイ
ドウォール形成膜を成膜した後、半導体基板表面が露出
するまで前記第2のサイドウォール形成膜の一部分を除
去して、前記各第1のサイドウォールの側壁側に第2の
サイドウォールを形成する第5の工程と、 前記第1のゲート電極と前記第2のサイドウォールとを
マスクにした不純物導入処理によって、前記第1のゲー
ト電極の両側における半導体基板の高耐圧MOSトラン
ジスタの形成領域上層に第1のソース・ドレイン領域を
形成するとともに、前記第2のゲート電極と前記第2の
サイドウォールとをマスクにした不純物導入処理によっ
て、前記第2のゲート電極の両側における半導体基板の
低耐圧MOSトランジスタの形成領域上層に第2のソー
ス・ドレイン領域を形成する第6の工程とを行うことを
特徴とするMOSトランジスタの製造方法。 - 【請求項2】 高耐圧MOSトランジスタと低耐圧MO
Sトランジスタとを形成するMOSトランジスタの製造
方法であって、 高耐圧MOSトランジスタの形成領域にゲート絶縁膜パ
ターンを形成し、次いで低耐圧MOSトランジスタの形
成領域にゲート絶縁膜を形成した後、前記ゲート絶縁膜
パターン上に第1のゲート電極を形成するとともに、前
記ゲート絶縁膜上に第2のゲート電極を形成する第1の
工程と、 少なくとも、前記第1のゲート電極の両側における半導
体基板の高耐圧MOSトランジスタの形成領域上層に第
1の低濃度拡散層を形成する第2の工程と、 少なくとも、前記第2のゲート電極の両側における半導
体基板の低耐圧MOSトランジスタの形成領域上層に前
記第1の低濃度拡散層より濃度が高い第2の低濃度拡散
層を形成する第3の工程と、 前記第1,第2のゲート電極側を覆う状態にサイドウォ
ール形成膜を成膜した後、半導体基板表面が露出するま
で前記サイドウォール形成膜の一部分を除去して、前記
第1,第2のゲート電極のそれぞれの側壁にサイドウォ
ールを形成する第4の工程と、 不純物導入処理によって、前記ゲート絶縁膜パターンの
両側における半導体基板の高耐圧MOSトランジスタの
形成領域上層に第1のソース・ドレイン領域を形成する
とともに、第2のゲート電極の両側における半導体基板
の低耐圧MOSトランジスタの形成領域上層に、前記第
2の低濃度拡散層の一部分を介して第2のソース・ドレ
イン領域を形成する第5の工程とを行うことを特徴とす
るMOSトランジスタの製造方法。 - 【請求項3】 半導体基板上にゲート絶縁膜を形成した
後、当該ゲート絶縁膜上にゲート電極を形成する第1の
工程と、 前記ゲート電極の両側における前記半導体基板の上層に
低濃度拡散層を形成する第2の工程と、 前記ゲート電極を覆う状態にして前記半導体基板上に絶
縁膜を形成した後、前記各低濃度拡散層上の所定位置に
おける前記絶縁膜にコンタクトホールを形成する第3の
工程と、 前記絶縁膜をイオン注入マスクにして、前記各コンタク
トホールを通して前記半導体基板の上層に不純物を導入
して高濃度拡散層を形成する第4の工程とを行うことを
特徴とするMOSトランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5047518A JPH06244366A (ja) | 1993-02-12 | 1993-02-12 | Mosトランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5047518A JPH06244366A (ja) | 1993-02-12 | 1993-02-12 | Mosトランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06244366A true JPH06244366A (ja) | 1994-09-02 |
Family
ID=12777336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5047518A Pending JPH06244366A (ja) | 1993-02-12 | 1993-02-12 | Mosトランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06244366A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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FR2816108A1 (fr) * | 2000-10-30 | 2002-05-03 | St Microelectronics Sa | Procede de fabrication simultanee d'une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors |
JP2005109387A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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JP2008066420A (ja) * | 2006-09-06 | 2008-03-21 | Fujitsu Ltd | 半導体装置およびその製造方法 |
JP2011205122A (ja) * | 2011-06-03 | 2011-10-13 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1993
- 1993-02-12 JP JP5047518A patent/JPH06244366A/ja active Pending
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---|---|---|---|---|
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