FR2774812A1 - Procede de fabrication de transistors mos a deux tensions - Google Patents
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Abstract
Un procédé de formation de transistors MOS à deux tensions, dans lequel un transistor MOS à haute tension et un transistor MOS à basse tension, ayant tous deux des structures de drain faiblement dopées (212, 214), sont formés sur une région active d'un substrat (200), comprend les étapes suivantes, on forme une couche de résine photosensible (216) laissant à nu le transistor MOS à haute tension; on effectue une implantation ionique sous un angle d'inclinaison élevé pour former des couches tampons (218) qui chevauchent des régions faiblement dopées du transistor MOS à haute tension; et on enlève la couche de résine photosensible (216).
Description
PROCEDE DE FABRICATION DE TRANSISTORS MOS
A DEUX TENSIONS
La présente invention concerne de façon générale la fabrication de transistors métal-oxyde-semiconducteur (MOS), et elle concerne plus particulièrement la fabrication de transistors MOS à deux tensions. Il y a à l'heure actuelle une tendance à avoir deux tensions de fonctionnement pour certaines applications en régime submicronique profond, dans lequel la tension de fonctionnement d'un dispositif central est inférieure à celle d'un dispositif d'entrée/sortie du fait de la réduction de la longueur de canal. Cependant, I'obstacle principal consiste en ce que les processus actuels ne permettent pas d'obtenir les performances désirées de dispositifs à la fois avec une tension élevée et une tension basse. Les figures 1A à 1lE illustrent des processus de fabrication classiques d'un transistor NMOS à deux tensions. En se référant tout d'abord à la figure 1A, on note que le matériau de départ est un substrat en silicium 100 faiblement dopé (environ 5 x 1014 à 1 x 1016 atomes/ cm3), d'orientation <100>. Ensuite, on désire définir des régions actives
et des régions de champ. On peut effectuer ceci en oxydant sélective-
ment les régions de champ 102, de façon qu'elles soient recouvertes par un oxyde de champ épais, en utilisant le processus d'oxydation locale de silicium, ou LOCOS. Selon une variante, on peut appliquer une technique d'isolation par tranchées de faible profondeur, pour définir les régions actives. On peut fabriquer le caisson n en implantant un dopant de type N dans le substrat p 100, en utilisant un masque de résine photosensible (non représenté) qui recouvre le substrat p 100 mais laisse à nu la région de caisson n prédéterminée, et en effectuant ensuite une implantation ionique. En se référant à la figure lB, on note qu'on fait croître une première couche d'oxyde grille sur le substrat 100. On attaque ensuite
partiellement la première couche d'oxyde de grille, en la laissant seule-
ment sur la surface supérieure du substrat 100 à l'endroit désiré pour un transistor NMOS à haute tension (NMOS HT). Cette première couche d'oxyde de grille restante est désignée par la référence 104a. Ensuite, on effectue un autre processus de formation d'oxyde de grille pour faire croître un oxyde de grille de recouvrement 106, recouvrant le premier oxyde de grille 104a et la surface supérieure à nu du substrat 100, pour le transistor NMOS à basse tension (NMOS BT). Par conséquent, I'oxyde de grille pour le transistor NMOS HT est la combinaison de la première
couche d'oxyde de grille 104a et de la couche d'oxyde de grille de recou-
vrement 106, et il est donc plus épais que l'oxyde de grille pour le tran-
sistor NMOS BT.
En se référant à la figure 1C, on note qu'on dépose ensuite une couche de silicium polycristallin d'environ 0,1 à 0,3!m d'épaisseur sur la
totalité du substrat 100, par dépôt chimique en phase vapeur (ou CVD).
La principale technique utilisée pour déposer le silicium polycristallin est le dépôt chimique en phase vapeur à basse pression (ou LPCVD), du fait
de son uniformité, de sa pureté et de son caractère économique. On dé-
finit ensuite un motif dans la structure de grille. A la suite de l'exposition et du développement de la matière de réserve, on effectue une attaque par voie sèche de la pellicule de silicium polycristallin, en utilisant un
masque de résine photosensible (non représenté) pour protéger les ré-
gions désirées pour la formation de grilles, pour former une grille 108 pour le transistor NMOS HT et une autre grille 110 pour le transistor NMOS BT. La longueur de grille de la grille 108 pour le transistor NMOS HT est généralement fixée à une valeur supérieure à celle de la grille 110
pour le transistor NMOS BT.
Du fait de la diminution continue de la longueur de canal, d'im-
portants effets de porteurs chauds occasionneront une dégradation inac-
ceptable des performances. Pour résoudre ce problème, on utilise d'au-
tres structures de drain, que l'on appelle des drains faiblement dopés (ou LDD pour "lightly doped drain"). Du fait que seuls des transistors NMOS
sont illustrés sur la figure 1D, on décrit seulement les processus de fa-
brication d'une structure LDD NMOS. En se référant à la figure 1D, on note que pour former la structure LDD NMOS, on forme tout d'abord un masque de résine photosensible (non représenté) recouvrant le transistor PMOS. On forme ensuite les drains des transistors NMOS HT et NMOS BT, en employant au moins deux opérations d'implantation. L'une d'elles est auto-alignée sur l'électrode de grille, et l'autre est auto-alignée sur l'électrode de grille sur laquelle deux éléments d'espacement de paroi
latérale ont été formés.
En se référant à la figure 1D, on note qu'on effectue un premier processus d'implantation ionique, auto-aligné sur les électrodes de grille 108, 110, qui traverse la couche d'oxyde de grille de recouvrement 106 et
la première couche d'oxyde de grille 104, pour former des sections fai-
blement dopées 112, 114 respectivement pour le transistor NMOS HT et le transistor NMOS BT. Dans des dispositifs NMOS, la dose préférée est
d'environ I à 5 x 1014 atomes/cm2 de phosphore ou d'arsenic.
En se référant à la figure 1E, on note qu'on forme un élément d'espacement de paroi latérale 120, ayant une épaisseur d'environ 0,08 à
0,10 Ftm. Les processus pour former l'élément d'espacement 120 com-
prennent premièrement le dépôt d'une couche diélectrique sur le substrat
100 et l'accomplissement d'une attaque de réduction d'épaisseur. En-
suite, on implante une plus forte dose de dopant pour former des régions à faible résistivité 122 des régions de drain à la fois du transistor NMOS HT et du transistor NMOS BT, qui se fondent également avec la région faiblement dopée. Pour des dispositifs NMOS, ce dopant implanté est de
I'arsenic ou du phosphore à une dose d'environ 1 x 1015 atomes/cm2.
Un but de l'invention est donc de procurer un procédé de fabri-
cation d'un transistor MOS à deux tensions, de façon à pouvoir obtenir simultanément les performances désirées pour la tension élevée et la
tension faible.
L'invention procure un procédé de fabrication d'un transistor MOS à deux tensions, dans lequel un transistor MOS HT et un transistor MOS BT, ayant tous deux des structures à drain faiblement dopé, sont
formés sur une région active d'un substrat. Le procédé comprend les éta-
pes suivantes: on forme une couche de résine photosensible mettant à nu le transistor MOS HT; on effectue une implantation ionique sous un angle d'inclinaison élevé, pour former des couches tampons recouvrant des régions faiblement dopées du transistor MOS HT; et on enlève la
couche de résine photosensible.
D'autres caractéristiques et avantages de la présente invention
seront mieux compris à la lecture de la description qui va suivre d'un
mode de réalisation préféré, donné à titre d'exemple non limitatif. La
suite de la description se réfère aux dessins annexés, dans lesquels:
Les figures 1A à 1lE sont des coupes montrant les étapes de
processus classiques pour la fabrication de transistors MOS à deux ten-
sions.
Les figures 2A à 2F sont des coupes montrant les étapes de
processus pour la fabrication de transistors MOS à deux tensions, con-
formément à un mode de réalisation préféré de l'invention.
En se référant à la figure 2A, on note que le matériau de départ est de préférence un substrat en silicium 200 faiblement dopé (environ x 1014 à 1 x 1016 atomes/cm3), d'orientation <100>. Ensuite, on désire définir des régions actives et des régions de champ. On peut effectuer
ceci en oxydant sélectivement les régions de champ 202 de façon qu'el-
les soient recouvertes par un oxyde de champ épais, en utilisant le pro-
cessus d'oxydation locale de silicium, ou LOCOS. Selon une variante, on
peut appliquer une technique d'isolation par tranchées de faible profon-
deur pour définir les régions actives. Dans des technologies CMOS, on
doit fabriquer des transistors a canal n et à canal p sur le même substrat.
On doit former dans le substrat des caissons ayant un dopage opposé.
Dans ce mode de réalisation préféré, on prend à titre d'exemple un subs-
trat faiblement dopé de type p; par conséquent, on doit former au moins un caisson n (non représenté). On peut former le caisson n en implantant un dopant de type n dans le substrat p 200, en utilisant un masque de résine photosensible (non représenté) qui recouvre le substrat p 200,
mais laisse à nu la région de caisson n prédéterminée, avec une concen-
tration suffisamment élevée pour surcompenser le dopage du substrat et
pour procurer une maîtrise appropriée du dopage de type p dans le cais-
son. Le dopage du caisson n est donc de préférence environ cinq à dix
fois supérieur au dopage dans le substrat p 200. Dans le mode de réali-
sation préféré, la fabrication et la structure de transistors NMOS à deux tensions sont prises à titre d'exemples de celles des transistors MOS à deux tensions. On peut former les transistors NMOS à deux tensions dans un substrat de type p, un caisson p d'un substrat n, et un caisson p
d'un substrat à deux caissons.
En se référant à la figure 2B, on note qu'après avoir enlevé le masque de résine photosensible pour l'implantation du caisson p, on fait
croître une première couche d'oxyde de grille sur le substrat 200, habi-
tuellement par oxydation à sec dans une ambiance de chlore. On effectue
ensuite l'implantation d'ajustement de tension de seuil. On peut de préfé-
rence implanter BF2 à travers le premier oxyde de grille, à un niveau d'énergie d'environ 50 à 100 keV, avec une dose d'environ 1012 à 1013 atomes/cm2, mais on ne donne pas aux ions une énergie suffisante pour traverser l'oxyde de champ 202. Dans de nombreux processus, on fait
croître un autre pré-oxyde de grille, à travers lequel on effectue cette im-
plantation. On l'enlève à nouveau à la suite de l'implantation, et on fait
croître ensuite l'oxyde de grille. On attaque ensuite partiellement le pre-
mier oxyde de grille, en le laissant seulement sur la surface supérieure
du substrat 200 à l'endroit désiré pour un transistor NMOS à haute ten-
sion (NMOS HT). Cette première couche d'oxyde de grille restante porte la référence 204a. Ensuite, on effectue un autre processus de formation d'oxyde de grille, pour faire croître un oxyde de grille de recouvrement 206, recouvrant le premier oxyde de grille 204a et la surface supérieure à
nu du substrat 200 pour le transistor NMOS à basse tension (NMOS BT).
Les processus pour former la couche d'oxyde de grille de recouvrement 206 peuvent être similaires a ceux qui sont utilisés pour former le premier oxyde de grille 204a. Par conséquent, l'oxyde de grille pour le transistor NMOS HT est la combinaison de la première couche d'oxyde de grille 204a et de la couche d'oxyde de grille de recouvrement 206, et il est
donc plus épais que l'oxyde de grille pour le transistor NMOS BT.
En se référant à la figure 2C, on note qu'on dépose ensuite une couche de silicium polycristallin, de préférence d'environ 0,1 à 0,3 Im d'épaisseur, par dépôt chimique en phase vapeur (ou CVD), sur la totalité du substrat 200. On dépose de préférence le silicium polycristallin par la pyrolyse (c'est-a-dire la décomposition thermique) de silane (SiH4) dans la plage de température d'environ 580 à 650 C. La principale technique utilisée pour déposer le silicium polycristallin est le dépôt chimique en phase vapeur à basse pression (ou LPCVD), à cause de son uniformité, de sa pureté et de son caractère économique. On utilise couramment
trois processus dans des systèmes de LPCVD classiques. Le premier uti-
lise 100% de SiH4 à des pressions totales de 40 à 130 Pa, tandis que le second utilise approximativement 25% de SiH4 dans un gaz de transport
consistant en azote, approximativement aux mêmes pressions. Une troi-
sième technique, qui est mise en oeuvre dans des configurations de réacteur isotherme à écoulement vertical, utilise 25% de SiH4 en dilution dans de l'azote, également à environ 130 Pa. On peut ensuite utiliser l'implantation ionique ou la diffusion avec du phosphore pour doper le
silicium. On définit ensuite le motif de la structure de grille. Après l'expo-
sition et le développement de la résine photosensible, on attaque la pelli-
cule de silicium polycristallin, de préférence par attaque par voie sèche, en utilisant un masque de résine photosensible (non représenté) pour protéger les régions désirées pour la formation de grilles, de façon à former une grille 208 pour le transistor NMOS HT, et une autre grille 210
pour le transistor NMOS BT. La longueur de la grille 208 pour le transis-
tor NMOS HT est habituellement fixée à une valeur supérieure à celle de
la grille 210 pour le transistor NMOS BT.
Du fait de la réduction continue de la longueur de canal, d'im-
portants effets de porteurs chauds occasionneront une dégradation inac-
ceptable des performances. Pour résoudre ce problème, on utilise de préférence d'autres structures de drain, c'est-à-dire des drains faiblement dopés (LDD). Du fait que seul un transistor NMOS est représenté sur la
figure 2D, on décrit seulement les processus de fabrication d'une struc-
ture LDD NMOS. En se référant a la figure 2D, on note que pour former la
structure LDD NMOS, on forme tout d'abord un masque de résine photo-
sensible (non représenté) recouvrant le transistor PMOS. On forme en-
suite les drains du transistor NMOS HT et du transistor NMOS BT par au moins deux implantations. L'une d'elles est auto-alignée sur l'électrode de grille et l'autre est auto-alignée sur l'électrode de grille sur laquelle deux éléments d'espacement de paroi latérale ont été formés. En outre, on applique un traitement supplémentaire aux drains du transistor NMOS
HT, par une autre implantation, pour former une couche tampon.
En se référant à la figure 2D, on note qu'on effectue un premier processus d'implantation ionique, auto-aligné sur les électrodes de grille
208, 210, qui traverse la couche d'oxyde de recouvrement 206 et la pre-
mière couche d'oxyde de grille 204a, pour former des sections faiblement dopées, 212, 214, respectivement pour le transistor NMOS HT et le tran-
sistor NMOS BT. Dans des dispositifs NMOS, la dose préférée est d'envi-
ron 1 à 5 x 1014 atomes/cm2 de phosphore ou d'arsenic.
En se référant à la figure 2E, on note qu'on forme un masque de résine photosensible 216 recouvrant le substrat mais laissant à nu le
transistor NMOS HT. Le procédé de formation du masque de résine pho-
tosensible 216 est classique et il comprend les opérations suivantes
préparation de surface, revêtement, étuvage modéré, exposition, déve-
loppement et décapage. On met ensuite en oeuvre une technique d'im-
plantation ionique sous un angle d'inclinaison élevé pour former des drains en chevauchement complet dans des transistors à effet de champ MOS submicroniques, qui est beaucoup plus simple et offre également
des améliorations concernant la maîtrise de la structure et les performan-
ces des dispositifs. L'implantation avec une couche tampon utilise des angles d'inclinaison élevés et un repositionnement en rotation de la tranche cible pendant l'implantation, sans retirer la tranche du plateau d'implantation. On effectue de préférence l'implantation en utilisant un angle d'environ 15 à 60 , avec une dose d'environ 1 x 1012 à 1 x 1015
atomes/cm2. On effectue de préférence l'implantation deux fois, en fai-
sant tourner la tranche de 180 entre ces deux implantations, de façon que la pénétration de dopant, c'est-à-dire de la couche tampon 218, sous la grille 208, soit symétrique. Le dopant pour la formation de la couche tampon 218 d'un dispositif NMOS HT peut être de l'arsenic, implanté à un niveau d'énergie d'environ 100 à 300 keV, ou du phosphore, implanté à un niveau d'énergie d'environ 30 à 100 keV. Cette technique introduit le
dopant de la région n- sous la grille 208, à la profondeur et à la concen-
tration de dopage désirées, sans avoir à utiliser une étape de diffusion.
La couche tampon 218 du transistor NMOS HT réduit effectivement le champ électrique et améliore donc l'immunité à la dégradation par des
porteurs chauds.
En se référant à la figure 2F, on note qu'après l'enlèvement du masque de résine photosensible 216, on forme un élément d'espacement
de paroi latérale de grille 220, ayant de préférence une épaisseur d'envi-
ron 0,08 à 0,15 lm. Les processus de formation de l'élément d'espace-
ment 220 comprennent de préférence tout d'abord le dépôt d'une couche diélectrique sur le substrat 200, et l'application d'une attaque de réduction d'épaisseur. On implante ensuite une plus forte dose de dopant pour
former des régions à faible résistivité 222 des régions de drain du tran-
sistor NMOS HT et du transistor NMOS BT, qui sont également fondus
avec la région faiblement dopée. Pour des dispositifs NMOS, cette im-
plantation utilise de préférence de l'arsenic ou du phosphore à une dose
d'environ 1 x 1015 atomes/cm2.
Conformément à la description précédente, pour un dispositif
MOS HT, on forme la couche tampon 218 avant la formation des éléments
d'espacement 220 et de la région fortement dopée 222. Ces étapes peu-
vent cependant être accomplies de manière inverse, c'est-à-dire qu'on
peut former en premier les éléments d'espacement 220 et la région for-
tement dopée 222, et former ensuite la couche tampon 218. Du fait que la couche tampon 218 est formée par la technique d'implantation sous un angle d'inclinaison élevé, les éléments d'espacement 220 ne deviendront pas un obstacle pour l'implantation de la couche tampon 218, procurant
ainsi une énergie d'implantation plus élevée.
Conformément à la figure 2F, pour un transistor NMOS HT, les couches tampons 218 chevauchent les sections faiblement dopées 212; par conséquent, la formation des sections faiblement dopées 212 peut
être omise pour simplifier le processus.
Il va de soi que de nombreuses modifications peuvent être ap-
portées au procédé décrit et représenté, sans sortir du cadre de l'inven-
tion. g
Claims (12)
1. Procédé de fabrication de transistors métal-oxyde-
semiconducteur (MOS) à deux tensions, dans lequel une première grille
en silicium polycristallin (208) d'un transistor MOS à haute tension pré-
déterminé (MOS HT) et une seconde grille en silicium polycristallin (210)
d'un transistor MOS à basse tension prédéterminé (MOS BT) ont été for-
mées sur une région active d'un substrat (200), caractérisé en ce qu'il comprend les étapes suivantes: on effectue une première implantation ionique pour former un ensemble de régions faiblement dopées (212,
214) sur le substrat (200) à côté de la première grille en silicium poly-
cristallin (208) et de la seconde grille en silicium polycristallin (210); on
forme une couche de résine photosensible (216) laissant à nu le transis-
tor MOS HT prédéterminé; on effectue une seconde implantation ionique
pour former des couches tampons (218) chevauchant les régions faible-
ment dopées (212, 214) du transistor MOS HT, la seconde implantation ionique utilisant une technique d'implantation sous un angle d'inclinaison élevé; on enlève la couche de résine photosensible (216); on forme un premier élément d'espacement (220) sur une paroi latérale de la première grille en silicium polycristallin (208), et un second élément d'espacement sur une paroi latérale de la seconde grille en silicium polycristallin (210); et on effectue une troisième implantation ionique pour former des régions de source/drain fortement dopées (222) sur le substrat (200), à côté du
premier élément d'espacement (220) et du second élément d'espacement.
2. Procédé selon la revendication 1, caractérisé en ce que la technique d'implantation sous un angle d'inclinaison élevé est mise en oeuvre en utilisant un angle d'environ 15 à 60 , avec une dose d'environ
1 x 1012 à 1 x 1015 atomes/cm2.
3. Procédé selon la revendication 2, caractérisé en ce que le dopant pour la formation des couches tampons (218) d'un transistor NMOS HT comprend de l'arsenic, implanté avec une niveau d'énergie
d'environ 100 à 300 keV.
4. Procédé selon la revendication 2, caractérisé en ce que le dopant pour la formation des couches tampons (218) d'un transistor NMOS HT comprend du phosphore, implanté avec un niveau d'énergie
d'environ 30 à 100 keV.
5. Procédé de fabrication de transistors métal-oxyde-
semiconducteur (MOS) à deux tensions, dans lequel un transistor MOS à haute tension (MOS HT) et un transistor MOS à basse tension (MOS BT), ayant tous deux des structures de drain faiblement dopées (212, 214), sont formés sur une région active d'un substrat (200), caractérisé en ce qu'il comprend les étapes suivantes: on forme une couche de résine photosensible (216) laissant a nu le transistor MOS HT; on effectue une implantation ionique sous un angle d'inclinaison élevé, pour former des couches tampons (218) chevauchant des régions faiblement dopées (212) du transistor MOS HT; et on enlève la couche de résine photosensible
(216).
6. Procédé selon la revendication 5, caractérisé en ce que la technique d'implantation sous un angle d'inclinaison élevé est mise en oeuvre en utilisant un angle d'environ 15 à 60 , avec une dose d'environ
1 x 1012 à 1 x 1015 atomes/cm2.
7. Procédé selon la revendication 6, caractérisé en ce que le dopant pour la formation de couches tampons (218) d'un transistor NMOS HT comprend de l'arsenic, implanté avec une niveau d'énergie d'environ
à 300 keV.
8. Procédé selon la revendication 6, caractérisé en ce que le dopant pour la formation de couches tampons (218) d'un transistor NMOS HT comprend du phosphore, implanté avec un niveau d'énergie d'environ
à 100 keV.
9. Procédé de formation de transistors métal-oxyde-
semiconducteur à tensions multiples, dans lequel un premier transistor MOS à haute tension, un second transistor MOS à haute tension et un
transistor MOS à basse tension, ayant chacun une structure de drain fai-
blement dopée (212, 214), sont formés sur une région active d'un subs-
trat (200), caractérisé en ce qu'il comprend les étapes suivantes: on forme une première couche de résine photosensible (216) laissant à nu le
premier transistor MOS à haute tension; on effectue une première im-
plantation ionique sous un angle d'inclinaison élevé, pour former des
première couches tampons (218) chevauchant des régions faiblement do-
pées (212) du premier transistor MOS à haute tension; on enlève la pre-
mière couche de résine photosensible (216); on forme une seconde cou-
che de résine photosensible laissant à nu le second transistor MOS à
haute tension; on effectue une seconde implantation ionique sous un an-
gle d'inclinaison élevé pour former des secondes couches tampons che-
vauchant des régions faiblement dopées du second transistor MOS à haute tension; et on enlève la seconde couche de résine photosensible.
10. Procédé selon la revendication 9, caractérisé en ce qu'une tension de fonctionnement du premier transistor MOS à haute tension est supérieure à celle du second transistor MOS à haute tension; et une dose de la première implantation ionique sous un angle d'inclinaison élevé est supérieure à une dose de la seconde implantation ionique sous un angle
d'inclinaison élevé.
11. Procédé selon la revendication 9, caractérisé en ce qu'une tension de fonctionnement du premier transistor MOS à haute tension est inférieure à celle du second transistor MOS à haute tension; et une dose de la seconde implantation ionique sous un angle d'inclinaison élevé est supérieure à une dose de la première implantation ionique sous un angle
d'inclinaison élevé.
12. Procédé de formation de transistors métal-oxyde-
semiconducteur (MOS) à deux tensions, caractérisé en ce qu'il comprend les étapes suivantes: on fournit un substrat (200) dans lequel au moins une région active a été définie; on forme une première couche d'oxyde de grille (204a) recouvrant une région désirée de la région active pour la formation d'un transistor MOS à haute tension (MOS HT); on forme une seconde couche d'oxyde de grille (206) recouvrant la première couche d'oxyde de grille (204) et une région désirée de la région active pour la formation d'un transistor MOS à basse tension (MOS BT); on forme une première grille en silicium polycristallin (208) sur la région désirée pour la formation du transistor MOS HT; on forme une seconde grille en silicium polycristallin (210) sur la région désirée pour la formation du transistor MOS BT; on effectue une première implantation ionique, qui traverse le premier oxyde de grille (204a) et le second oxyde de grille (206), pour former des régions faiblement dopées (212, 214) sur le substrat (200), à côté de la première grille en silicium polycristallin (208) et de la seconde grille en silicium polycristallin (210); on forme une couche de résine photosensible (216) laissant à nu le transistor MOS HT prédéterminé; on
effectue une seconde implantation ionique pour former des couches tam-
pons (218) chevauchant les régions faiblement dopées (212) du transistor
MOS HT, la seconde implantation ionique employant une technique d'im-
plantation sous un angle d'inclinaison élevé; on enlève la couche de ré-
sine photosensible (216); on forme un premier élément d'espacement (220) sur une paroi latérale de la première grille en silicium polycristallin (208), et un second élément d'espacement sur une paroi latérale de la
seconde grille en silicium polycristallin (210); et on effectue une troi-
sième implantation ionique pour former des régions de source/drain for-
tement dopées (222) sur le substrat (200), à côté du premier élément
d'espacement (220) et du second élément d'espacement.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW87101626A TW442973B (en) | 1998-02-07 | 1998-02-07 | Method for fabricating dual-voltage metal oxide semiconductor transistor |
| GB9809650A GB2337158B (en) | 1998-02-07 | 1998-05-06 | Method of fabricating dual voltage mos transistors |
| NL1009262A NL1009262C2 (nl) | 1998-02-07 | 1998-05-26 | Werkwijze voor het fabriceren van duale-spannings-MOS-transistoren. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2774812A1 true FR2774812A1 (fr) | 1999-08-13 |
| FR2774812B1 FR2774812B1 (fr) | 2003-09-26 |
Family
ID=27269301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9806658A Expired - Fee Related FR2774812B1 (fr) | 1998-02-07 | 1998-05-27 | Procede de fabrication de transistors mos a deux tensions |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3058617B2 (fr) |
| DE (1) | DE19823133A1 (fr) |
| FR (1) | FR2774812B1 (fr) |
| GB (1) | GB2337158B (fr) |
| NL (1) | NL1009262C2 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2816108A1 (fr) * | 2000-10-30 | 2002-05-03 | St Microelectronics Sa | Procede de fabrication simultanee d'une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026219B2 (en) * | 2001-02-12 | 2006-04-11 | Asm America, Inc. | Integration of high k gate dielectric |
| US6531731B2 (en) * | 2001-06-15 | 2003-03-11 | Motorola, Inc. | Integration of two memory types on the same integrated circuit |
| US7186630B2 (en) | 2002-08-14 | 2007-03-06 | Asm America, Inc. | Deposition of amorphous silicon-containing films |
| CN100337323C (zh) * | 2002-12-31 | 2007-09-12 | 上海贝岭股份有限公司 | 高压集成电路制造工艺 |
| EP1443553A1 (fr) * | 2003-01-30 | 2004-08-04 | Brilliance Semiconductor, Inc. | Procédé de fabrication d'une cellule de mémoire statique à accès aléatoire |
| KR100937659B1 (ko) * | 2007-12-04 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244366A (ja) * | 1993-02-12 | 1994-09-02 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
| US5426063A (en) * | 1993-03-24 | 1995-06-20 | Sharp Kabushiki Kaisha | Method of making a field effect transistor with submicron channel length and threshold implant using oblique implantation |
| KR970013402A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5683927A (en) * | 1995-07-17 | 1997-11-04 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| JPH1022397A (ja) * | 1996-07-05 | 1998-01-23 | Ricoh Co Ltd | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5468666A (en) * | 1993-04-29 | 1995-11-21 | Texas Instruments Incorporated | Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip |
| JPH07193200A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP3055424B2 (ja) * | 1994-04-28 | 2000-06-26 | 株式会社デンソー | Ｍｉｓ型半導体装置の製造方法 |
| US5516711A (en) * | 1994-12-16 | 1996-05-14 | Mosel Vitelic, Inc. | Method for forming LDD CMOS with oblique implantation |
| JP4173919B2 (ja) * | 1995-07-07 | 2008-10-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
-
1998
- 1998-05-06 GB GB9809650A patent/GB2337158B/en not_active Expired - Fee Related
- 1998-05-23 DE DE19823133A patent/DE19823133A1/de not_active Withdrawn
- 1998-05-26 NL NL1009262A patent/NL1009262C2/nl not_active IP Right Cessation
- 1998-05-27 FR FR9806658A patent/FR2774812B1/fr not_active Expired - Fee Related
- 1998-05-28 JP JP10146832A patent/JP3058617B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244366A (ja) * | 1993-02-12 | 1994-09-02 | Sony Corp | Ｍｏｓトランジスタの製造方法 |
| US5426063A (en) * | 1993-03-24 | 1995-06-20 | Sharp Kabushiki Kaisha | Method of making a field effect transistor with submicron channel length and threshold implant using oblique implantation |
| US5683927A (en) * | 1995-07-17 | 1997-11-04 | Micron Technology, Inc. | Method of forming CMOS integrated circuitry |
| KR970013402A (ko) * | 1995-08-28 | 1997-03-29 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5834352A (en) * | 1995-08-28 | 1998-11-10 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuits containing high and low voltage field effect transistors therein |
| JPH1022397A (ja) * | 1996-07-05 | 1998-01-23 | Ricoh Co Ltd | 半導体装置の製造方法 |
Non-Patent Citations (3)
| Title |
|---|
| DATABASE WPI Section Ch Week 199816, Derwent World Patents Index; Class L03, AN 1998-176293, XP002209009 * |
| PATENT ABSTRACTS OF JAPAN vol. 018, no. 629 (E - 1637) 30 November 1994 (1994-11-30) * |
| PATENT ABSTRACTS OF JAPAN vol. 1998, no. 05 30 April 1998 (1998-04-30) * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2816108A1 (fr) * | 2000-10-30 | 2002-05-03 | St Microelectronics Sa | Procede de fabrication simultanee d'une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors |
| WO2002037560A1 (fr) * | 2000-10-30 | 2002-05-10 | Stmicroelectronics Sa | Procede de fabrication simultanee d"une paire de transistors a grilles isolees ayant respectivement un oxyde fin et un oxyde epais, et circuit integre correspondant comprenant une telle paire de transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| NL1009262C2 (nl) | 1999-12-03 |
| JPH11238809A (ja) | 1999-08-31 |
| FR2774812B1 (fr) | 2003-09-26 |
| GB2337158B (en) | 2003-04-02 |
| DE19823133A1 (de) | 1999-08-19 |
| GB9809650D0 (en) | 1998-07-01 |
| GB2337158A (en) | 1999-11-10 |
| JP3058617B2 (ja) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TP | Transmission of property | ||
| ST | Notification of lapse |
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