JP3055424B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＩＳトランジ
スタ、相補型トランジスタの製造方法に関する。
スタ、相補型トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来、図１に示す様に、例えばＰチャネ
ルＭＯＳ型トランジスタを例にとって説明すれば、その
ドレインを高不純物濃度（Ｐ+ ）領域７とそれよりも低
不純物濃度（Ｐ- ）のオフセット領域６の２つの部分に
分けて、ゲートエッジ部９での電界集中を抑制して、ド
レイン耐圧を向上させる、いわゆるオフセット・ゲート
構造のトランジスタが知られている。
ルＭＯＳ型トランジスタを例にとって説明すれば、その
ドレインを高不純物濃度（Ｐ+ ）領域７とそれよりも低
不純物濃度（Ｐ- ）のオフセット領域６の２つの部分に
分けて、ゲートエッジ部９での電界集中を抑制して、ド
レイン耐圧を向上させる、いわゆるオフセット・ゲート
構造のトランジスタが知られている。
【０００３】しかし、このオフセット・ゲート構造の素
子では、その動作時、このオフセット領域６が高抵抗成
分として作用し、電流駆動能力が低下してしまうという
問題があった。上記の問題に対し、特開平４−２１２４
６５号公報では、図２に示す様に、従来のオフセット・
ゲート構造トランジスタのオフセット領域６およびドレ
イン領域７を、基板と同じ導電型の拡散層領域１０で囲
むことにより、オフセット領域６を高不純物濃度の拡散
層で形成可能とし、このオフセット領域６を低抵抗化す
ることにより電流駆動能力を向上させることができる所
謂２重オフセット構造のトランジスタが開示されてい
る。
子では、その動作時、このオフセット領域６が高抵抗成
分として作用し、電流駆動能力が低下してしまうという
問題があった。上記の問題に対し、特開平４−２１２４
６５号公報では、図２に示す様に、従来のオフセット・
ゲート構造トランジスタのオフセット領域６およびドレ
イン領域７を、基板と同じ導電型の拡散層領域１０で囲
むことにより、オフセット領域６を高不純物濃度の拡散
層で形成可能とし、このオフセット領域６を低抵抗化す
ることにより電流駆動能力を向上させることができる所
謂２重オフセット構造のトランジスタが開示されてい
る。
【０００４】また、ＣＭＯＳ型トランジスタにおいて
は、その微細化が進むにつれて、短チャネル効果やホッ
ト・キャリア効果が大きくなり、これに対する考慮が必
要となってきている。特開昭６２−２１７６６６号公報
では、Ｐ型チャネルＭＯＳトランジスタおよびＮ型チャ
ネルＭＯＳトランジスタのソース・ドレイン層を低濃度
のＮ型不純物層で取り囲むことにより、この両方の効果
を同時に低減できるＭＯＳ型半導体装置の製造方法が開
示されている。
は、その微細化が進むにつれて、短チャネル効果やホッ
ト・キャリア効果が大きくなり、これに対する考慮が必
要となってきている。特開昭６２−２１７６６６号公報
では、Ｐ型チャネルＭＯＳトランジスタおよびＮ型チャ
ネルＭＯＳトランジスタのソース・ドレイン層を低濃度
のＮ型不純物層で取り囲むことにより、この両方の効果
を同時に低減できるＭＯＳ型半導体装置の製造方法が開
示されている。
【０００５】ところで、近年、低消費電力の要望から駆
動電圧を低電圧化する傾向がある。これは、通常ドレイ
ン電圧を５Ｖ電圧としてトランジスタを動作させていた
ものを、例えば３Ｖや２．５Ｖ電圧で駆動させようとす
るものである。
動電圧を低電圧化する傾向がある。これは、通常ドレイ
ン電圧を５Ｖ電圧としてトランジスタを動作させていた
ものを、例えば３Ｖや２．５Ｖ電圧で駆動させようとす
るものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記公
報に示されるようなＭＯＳトランジスタを上述したよう
な低電圧で駆動させた場合にしきい値が大きく変動して
しまうことがわかった。図２に示されるＰチャネル型の
オフセット・ゲート構造のトランジスタを例に取って説
明すると、図５に示すようにドレイン電圧ＶD ＝−５Ｖ
の時とＶD ＝−０．１Ｖの時とではしきい値電圧Ｖthに
約１Ｖの差が生じてしまう。このようにしきい値が変化
すると、ゲート電圧をＶG とするとドレイン電流ＩD ∝
（ＶG −Ｖth）であるため、駆動電圧によって流せる電
流量が大きく変化してしまったり、相互コンダクタンス
が変化し、電流駆動能力が変化してしまう。従って、回
路設計上の自由度が制限されてしまうという問題が発生
する。
報に示されるようなＭＯＳトランジスタを上述したよう
な低電圧で駆動させた場合にしきい値が大きく変動して
しまうことがわかった。図２に示されるＰチャネル型の
オフセット・ゲート構造のトランジスタを例に取って説
明すると、図５に示すようにドレイン電圧ＶD ＝−５Ｖ
の時とＶD ＝−０．１Ｖの時とではしきい値電圧Ｖthに
約１Ｖの差が生じてしまう。このようにしきい値が変化
すると、ゲート電圧をＶG とするとドレイン電流ＩD ∝
（ＶG −Ｖth）であるため、駆動電圧によって流せる電
流量が大きく変化してしまったり、相互コンダクタンス
が変化し、電流駆動能力が変化してしまう。従って、回
路設計上の自由度が制限されてしまうという問題が発生
する。
【０００７】従って、本発明は、駆動電圧が変化した際
の流せる電流量変化または電流駆動能力の変化を抑制す
ることのできるトランジスタ構造の製造方法を提供する
ことを目的とする。
の流せる電流量変化または電流駆動能力の変化を抑制す
ることのできるトランジスタ構造の製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】そこで、本願発明者らが
検討したところ、駆動電圧によりしきい値電圧が上昇し
てしまうのは、ゲート電極下にまで拡散形成されてしま
う２重オフセット領域１０によることがわかった。すな
わち、ＭＯＳトランジスタの動作条件である反転層の形
成領域の不純物濃度が高くなり、反転層を形成するまで
の電圧が上昇してしまうものである。
検討したところ、駆動電圧によりしきい値電圧が上昇し
てしまうのは、ゲート電極下にまで拡散形成されてしま
う２重オフセット領域１０によることがわかった。すな
わち、ＭＯＳトランジスタの動作条件である反転層の形
成領域の不純物濃度が高くなり、反転層を形成するまで
の電圧が上昇してしまうものである。
【０００９】このことは、上記特開昭６２−２１７６６
６号公報に示される構造においてもいえることである。
すなわち、ゲート電極長が短くなるにつれてＮチャネル
トランジスタのホットキャリア効果が大きくなるため、
ホットキャリア効果抑制のために電界緩和作用をより向
上させようとすると、例えばイオン注入の角度を大きく
して、低濃度のＮ型不純物層をよりゲート電極の内側に
形成させる必要があり、それに伴って、Ｐチャネルトラ
ンジスタにおいてもゲート電極のより内側に低濃度のＮ
型不純物層が形成されてしまい、上記のような問題が発
生することになる。
６号公報に示される構造においてもいえることである。
すなわち、ゲート電極長が短くなるにつれてＮチャネル
トランジスタのホットキャリア効果が大きくなるため、
ホットキャリア効果抑制のために電界緩和作用をより向
上させようとすると、例えばイオン注入の角度を大きく
して、低濃度のＮ型不純物層をよりゲート電極の内側に
形成させる必要があり、それに伴って、Ｐチャネルトラ
ンジスタにおいてもゲート電極のより内側に低濃度のＮ
型不純物層が形成されてしまい、上記のような問題が発
生することになる。
【００１０】
【００１１】
【００１２】従って、請求項１に記載の半導体装置の製
造方法は、半導体基板の所定領域に設けられた第１導電
型の前記第１半導体領域上に絶縁膜を介してゲート電極
を形成する第１工程と、該ゲート電極をマスクとして所
定角度にてイオン注入し、前記第１半導体領域の不純物
濃度よりも高い濃度の第１導電型の第２半導体領域を自
己整合的に形成する第２工程と、前記第２半導体領域の
前記ゲート電極下であって、前記半導体基板表面付近に
おける不純物濃度を前記第１半導体領域の不純物濃度と
同等の濃度にすべく、第２導電型の不純物を前記ゲート
電極をマスクとしてイオン注入する第３工程と、前記ゲ
ート電極をマスクとし、半導体基板に対してほぼ垂直に
イオン注入して前記第２半導体領域内に第２導電型の第
３半導体領域を形成する工程とを有することを特徴とす
る。
造方法は、半導体基板の所定領域に設けられた第１導電
型の前記第１半導体領域上に絶縁膜を介してゲート電極
を形成する第１工程と、該ゲート電極をマスクとして所
定角度にてイオン注入し、前記第１半導体領域の不純物
濃度よりも高い濃度の第１導電型の第２半導体領域を自
己整合的に形成する第２工程と、前記第２半導体領域の
前記ゲート電極下であって、前記半導体基板表面付近に
おける不純物濃度を前記第１半導体領域の不純物濃度と
同等の濃度にすべく、第２導電型の不純物を前記ゲート
電極をマスクとしてイオン注入する第３工程と、前記ゲ
ート電極をマスクとし、半導体基板に対してほぼ垂直に
イオン注入して前記第２半導体領域内に第２導電型の第
３半導体領域を形成する工程とを有することを特徴とす
る。
【００１３】また、請求項２に記載の半導体装置の製造
方法は、前記第３工程のイオン注入は、前記第２半導体
領域のイオン注入の注入角度と同等の注入角度にて行わ
れることを特徴としている。また、請求項３に記載の相
補形ＭＩＳ型半導体装置の製造方法は、半導体基板の所
定領域に第１導電型の第１半導体素子領域と、第２導電
型の第２半導体素子領域とを設け、該第１および第２半
導体素子領域上に絶縁膜を介して第１ゲート電極、第２
ゲート電極を形成する第１工程と、該第１ゲート電極お
よび第２ゲート電極をマスクとして第１導電型の不純物
を所定の角度にてイオン注入し、前記第１および第２半
導体素子領域に前記第１ゲート電極および第２ゲート電
極の少なくとも一方の側に第１導電型の第１半導体領域
と第２半導体領域を形成する第２工程と、前記第１半導
体素子形成領域において、前記第２工程にて前記第１ゲ
ート電極下であって、前記第１半導体素子領域表面付近
に拡散形成された前記第１半導体領域の不純物濃度を前
記第１半導体素子領域に近づけるべく、第２導電型の不
純物を前記第１ゲート電極をマスクとしてイオン注入す
る第３工程と、前記第１ゲート電極をマスクとして第２
導電型の不純物をイオン注入し、前記第１半導体素子領
域に第２導電型の第３半導体領域を形成する第４工程
と、前記第２ゲート電極をマスクとして第１導電型の不
純物をイオン注入し、前記第２半導体素子領域に第１導
電型の第４半導体領域を形成する第５工程とを具備する
ことを特徴としている。
方法は、前記第３工程のイオン注入は、前記第２半導体
領域のイオン注入の注入角度と同等の注入角度にて行わ
れることを特徴としている。また、請求項３に記載の相
補形ＭＩＳ型半導体装置の製造方法は、半導体基板の所
定領域に第１導電型の第１半導体素子領域と、第２導電
型の第２半導体素子領域とを設け、該第１および第２半
導体素子領域上に絶縁膜を介して第１ゲート電極、第２
ゲート電極を形成する第１工程と、該第１ゲート電極お
よび第２ゲート電極をマスクとして第１導電型の不純物
を所定の角度にてイオン注入し、前記第１および第２半
導体素子領域に前記第１ゲート電極および第２ゲート電
極の少なくとも一方の側に第１導電型の第１半導体領域
と第２半導体領域を形成する第２工程と、前記第１半導
体素子形成領域において、前記第２工程にて前記第１ゲ
ート電極下であって、前記第１半導体素子領域表面付近
に拡散形成された前記第１半導体領域の不純物濃度を前
記第１半導体素子領域に近づけるべく、第２導電型の不
純物を前記第１ゲート電極をマスクとしてイオン注入す
る第３工程と、前記第１ゲート電極をマスクとして第２
導電型の不純物をイオン注入し、前記第１半導体素子領
域に第２導電型の第３半導体領域を形成する第４工程
と、前記第２ゲート電極をマスクとして第１導電型の不
純物をイオン注入し、前記第２半導体素子領域に第１導
電型の第４半導体領域を形成する第５工程とを具備する
ことを特徴としている。
【００１４】また、請求項４に記載の相補形ＭＩＳ型半
導体装置の製造方法は、請求項３に記載の相補形ＭＩＳ
型半導体装置の製造方法において、前記第４工程は、前
記第１ゲート電極をマスクとして第１種第３半導体領域
を形成する工程と、さらに第１種第３半導体領域に隣接
するように該第１種第３半導体領域よりも高濃度の第２
種第３半導体領域を形成する工程とを含むものであるこ
とを特徴としている。
導体装置の製造方法は、請求項３に記載の相補形ＭＩＳ
型半導体装置の製造方法において、前記第４工程は、前
記第１ゲート電極をマスクとして第１種第３半導体領域
を形成する工程と、さらに第１種第３半導体領域に隣接
するように該第１種第３半導体領域よりも高濃度の第２
種第３半導体領域を形成する工程とを含むものであるこ
とを特徴としている。
【００１５】また、請求項５に記載の相補形ＭＩＳ型半
導体装置の製造方法は、請求項３または４に記載の相補
形ＭＩＳ型半導体装置の製造方法において、前記第３工
程のイオン注入は、前記第２半導体領域のイオン注入の
注入角度と同等の注入角度にて行われることを特徴とし
ている。
導体装置の製造方法は、請求項３または４に記載の相補
形ＭＩＳ型半導体装置の製造方法において、前記第３工
程のイオン注入は、前記第２半導体領域のイオン注入の
注入角度と同等の注入角度にて行われることを特徴とし
ている。
【００１６】
【作用および発明の効果】本発明によるＭＩＳ型半導体
装置の構造は、半導体基板に設けられた第１半導体領域
と同じ導電型であるとともに前記第１半導体領域よりも
高濃度の第２半導体領域を有し、該第２半導体領域のゲ
ート電極下の領域であって前記半導体基板の表面領域の
反転層形成領域においては、その不純物濃度が前記第１
半導体領域の不純物濃度とほぼ同等となっている。この
ため、しきい値電圧の上昇を抑制することができる。こ
れにより、駆動電圧が変化しても流せる電流量、または
電流駆動能力の変化を抑制することができ、従って回路
設計上の自由度を低下させることのないＭＩＳ型半導体
装置を提供できる。
装置の構造は、半導体基板に設けられた第１半導体領域
と同じ導電型であるとともに前記第１半導体領域よりも
高濃度の第２半導体領域を有し、該第２半導体領域のゲ
ート電極下の領域であって前記半導体基板の表面領域の
反転層形成領域においては、その不純物濃度が前記第１
半導体領域の不純物濃度とほぼ同等となっている。この
ため、しきい値電圧の上昇を抑制することができる。こ
れにより、駆動電圧が変化しても流せる電流量、または
電流駆動能力の変化を抑制することができ、従って回路
設計上の自由度を低下させることのないＭＩＳ型半導体
装置を提供できる。
【００１７】
【００１８】ここで、請求項１に記載のＭＩＳ型半導体
装置の製造方法においては、第３工程を追加するのみ
で、上述のＭＩＳ型半導体装置の構造を形成することが
できる。従って、ＭＩＳ型半導体装置の微細化に伴い必
要となる第２半導体領域の影響を抑制することができる
ようなＭＩＳ型半導体装置を、複雑な工程を用いること
無く、形成することができるという効果がある。
装置の製造方法においては、第３工程を追加するのみ
で、上述のＭＩＳ型半導体装置の構造を形成することが
できる。従って、ＭＩＳ型半導体装置の微細化に伴い必
要となる第２半導体領域の影響を抑制することができる
ようなＭＩＳ型半導体装置を、複雑な工程を用いること
無く、形成することができるという効果がある。
【００１９】また、請求項２に記載のＭＩＳ型半導体装
置の製造方法においては、上記第３工程のイオン注入に
おいて、前記第２半導体領域のイオン注入の注入角度と
同等の注入角度にて行っているため、しきい値上昇抑制
のため上述のＭＩＳ型半導体装置の構造を確実に形成す
ることができる。また、請求項３に記載の相補形ＭＩＳ
型半導体装置の製造方法によれば、相補形ＭＩＳ型半導
体装置の微細化による短チャネル効果およびホット・キ
ャリア効果を低減させるとともに、電流駆動能力が高い
ＭＩＳ型半導体装置を含んだ相補形ＭＩＳ型半導体装置
を製造することができる。
置の製造方法においては、上記第３工程のイオン注入に
おいて、前記第２半導体領域のイオン注入の注入角度と
同等の注入角度にて行っているため、しきい値上昇抑制
のため上述のＭＩＳ型半導体装置の構造を確実に形成す
ることができる。また、請求項３に記載の相補形ＭＩＳ
型半導体装置の製造方法によれば、相補形ＭＩＳ型半導
体装置の微細化による短チャネル効果およびホット・キ
ャリア効果を低減させるとともに、電流駆動能力が高い
ＭＩＳ型半導体装置を含んだ相補形ＭＩＳ型半導体装置
を製造することができる。
【００２０】また、請求項４に記載の相補形ＭＩＳ型半
導体装置の製造方法によれば、相補形ＭＩＳ型半導体装
置の微細化による短チャネル効果およびホット・キャリ
ア効果を低減させるとともに、電流駆動能力が高い高耐
圧ＭＩＳ型半導体装置を含んだ相補形ＭＩＳ型半導体装
置を製造することができる。また、請求項５に記載の相
補形ＭＩＳ型半導体装置の製造方法においては、相補形
ＭＩＳ型半導体装置の微細化による短チャネル効果およ
びホット・キャリア効果を低減させるとともに、電流駆
動能力が高いＭＩＳ型半導体装置を含んだ相補形ＭＩＳ
型半導体装置を製造するに際して、前記第３工程のイオ
ン注入において、前記第１半導体領域のイオン注入の注
入角度と同等の注入角度にて行っているため、しきい値
上昇が抑制され電流駆動能力が高い相補形ＭＩＳ型半導
体装置を確実に形成することができる。
導体装置の製造方法によれば、相補形ＭＩＳ型半導体装
置の微細化による短チャネル効果およびホット・キャリ
ア効果を低減させるとともに、電流駆動能力が高い高耐
圧ＭＩＳ型半導体装置を含んだ相補形ＭＩＳ型半導体装
置を製造することができる。また、請求項５に記載の相
補形ＭＩＳ型半導体装置の製造方法においては、相補形
ＭＩＳ型半導体装置の微細化による短チャネル効果およ
びホット・キャリア効果を低減させるとともに、電流駆
動能力が高いＭＩＳ型半導体装置を含んだ相補形ＭＩＳ
型半導体装置を製造するに際して、前記第３工程のイオ
ン注入において、前記第１半導体領域のイオン注入の注
入角度と同等の注入角度にて行っているため、しきい値
上昇が抑制され電流駆動能力が高い相補形ＭＩＳ型半導
体装置を確実に形成することができる。
【００２１】
【実施例】本発明を適用した実施例について、図面を用
いて説明する。図３は、本発明の半導体装置の製造方法
により製造されるＭＩＳ型半導体装置の一例である高耐
圧Ｐ型チャネルＭＯＳトランジスタを示す断面図であ
る。また、図７〜図１３は、本発明の製造方法を相補形
ＭＩＳトランジスタの一種である高耐圧Ｐ型チャネルＭ
ＯＳトランジスタを有するＣＭＯＳトランジスタの製造
工程に適用した場合の実施例を示す工程図である。尚、
以下に示す実施例では請求項でいう第１導電型をＮ型と
して、第２導電型をＰ型として説明する。
いて説明する。図３は、本発明の半導体装置の製造方法
により製造されるＭＩＳ型半導体装置の一例である高耐
圧Ｐ型チャネルＭＯＳトランジスタを示す断面図であ
る。また、図７〜図１３は、本発明の製造方法を相補形
ＭＩＳトランジスタの一種である高耐圧Ｐ型チャネルＭ
ＯＳトランジスタを有するＣＭＯＳトランジスタの製造
工程に適用した場合の実施例を示す工程図である。尚、
以下に示す実施例では請求項でいう第１導電型をＮ型と
して、第２導電型をＰ型として説明する。
【００２２】本発明の一実施例である高耐圧Ｐ型チャネ
ルＭＯＳトランジスタは、図３に示すように、半導体基
板１に形成された低濃度不純物領域（Ｎ- ウェル領域）
２ｂ、フィールド酸化膜３、ゲート酸化膜４およびゲー
ト酸化膜上に形成されたゲート電極５、高濃度不純物拡
散層からなるソース領域８、ドレイン領域７およびオフ
セット領域６が形成され、さらに、Ｎ- ウェル領域２ｂ
と同導電型で高濃度に形成されたＮ- 不純物領域１３ｂ
に逆導電型の不純物を導入することにより、ゲート電極
下の図中Ａに示される表面領域のＮ型不純物濃度が、実
質的にＮ- ウェル領域２ｂの表面領域の不純物濃度と等
しくなるように形成されている。尚、以下の説明におい
て、逆導電型の不純物を導入したＮ- 不純物領域１３ｂ
をＮ- 不純物領域１１とする。
ルＭＯＳトランジスタは、図３に示すように、半導体基
板１に形成された低濃度不純物領域（Ｎ- ウェル領域）
２ｂ、フィールド酸化膜３、ゲート酸化膜４およびゲー
ト酸化膜上に形成されたゲート電極５、高濃度不純物拡
散層からなるソース領域８、ドレイン領域７およびオフ
セット領域６が形成され、さらに、Ｎ- ウェル領域２ｂ
と同導電型で高濃度に形成されたＮ- 不純物領域１３ｂ
に逆導電型の不純物を導入することにより、ゲート電極
下の図中Ａに示される表面領域のＮ型不純物濃度が、実
質的にＮ- ウェル領域２ｂの表面領域の不純物濃度と等
しくなるように形成されている。尚、以下の説明におい
て、逆導電型の不純物を導入したＮ- 不純物領域１３ｂ
をＮ- 不純物領域１１とする。
【００２３】その様子を図４を用いて説明する。図４
（ａ）は、図３の図中Ａに示す領域周辺の拡大図であ
る。図４（ａ）に示すように、ゲート電極５下の相殺領
域となる領域１１ａにおいては、逆導電型の不純物が導
入されたことにより、その不純物濃度がＮ- ウェル領域
２ｂの表面領域の濃度と等しくなるように形成されるも
のである。
（ａ）は、図３の図中Ａに示す領域周辺の拡大図であ
る。図４（ａ）に示すように、ゲート電極５下の相殺領
域となる領域１１ａにおいては、逆導電型の不純物が導
入されたことにより、その不純物濃度がＮ- ウェル領域
２ｂの表面領域の濃度と等しくなるように形成されるも
のである。
【００２４】また、図４（ｂ）は、ＣＣ断面の半導体基
板表面から深さ方向へのＮ型不純物濃度プロファイルを
示すものであり、縦軸がＮ型不純物濃度を示し、横軸が
基板の深さを示すものである。また、深さ方向の０点を
基板表面とし、Ｂ点を図４（ａ）に示す相殺領域１１ａ
とＮ- 不純物領域１１との境界領域の深さとしている。
板表面から深さ方向へのＮ型不純物濃度プロファイルを
示すものであり、縦軸がＮ型不純物濃度を示し、横軸が
基板の深さを示すものである。また、深さ方向の０点を
基板表面とし、Ｂ点を図４（ａ）に示す相殺領域１１ａ
とＮ- 不純物領域１１との境界領域の深さとしている。
【００２５】図４（ｂ）において、実線ＤはＮ- ウェル
領域２ｂの濃度プロファイルであり、実線ＥはＮ- 不純
物領域１１の濃度プロファイルであり、実線Ｆが相殺領
域１１ａの濃度プロファイルである。また、点線Ｄ’は
Ｎ- 不純物領域１１（１３ｂ）を形成する前のＮ- ウェ
ル領域２ｂによる基板表面付近の不純物濃度、すなわ
ち、チャネルが形成されるゲート電極５下のＮ- ウェル
領域２ｂの基板表面付近の不純物濃度を示すものであ
り、点線Ｅ’はＮ- 不純物領域１１（１３ｂ）を形成し
た後であって、相殺領域１１ａを形成する前の基板表面
付近の不純物濃度を示すものである。
領域２ｂの濃度プロファイルであり、実線ＥはＮ- 不純
物領域１１の濃度プロファイルであり、実線Ｆが相殺領
域１１ａの濃度プロファイルである。また、点線Ｄ’は
Ｎ- 不純物領域１１（１３ｂ）を形成する前のＮ- ウェ
ル領域２ｂによる基板表面付近の不純物濃度、すなわ
ち、チャネルが形成されるゲート電極５下のＮ- ウェル
領域２ｂの基板表面付近の不純物濃度を示すものであ
り、点線Ｅ’はＮ- 不純物領域１１（１３ｂ）を形成し
た後であって、相殺領域１１ａを形成する前の基板表面
付近の不純物濃度を示すものである。
【００２６】すなわち、従来では、Ｎ- 不純物領域１３
ｂを形成することにより、基板表面付近の濃度が実線
Ｄ’で示される濃度（基板表面ではａ点の濃度）から実
線Ｅ’で示される濃度（基板表面ではｂ点の濃度）まで
上昇してしまい、これが原因となって、駆動電圧が変化
した際にしきい値電圧が変動したり、電流駆動能力が変
動してしまっていた。そこで本発明では、相殺領域１１
ａを形成するためのイオン注入を行い、点線Ｅ’と実線
Ｆとの間の斜線領域のＮ型不純物をＰ型不純物で相殺し
て、基板表面付近のＮ型不純物濃度をｂ点の濃度からａ
点の濃度、すなわちＮ- ウェル領域２ｂの基板表面付近
の不純物濃度に近づけている。
ｂを形成することにより、基板表面付近の濃度が実線
Ｄ’で示される濃度（基板表面ではａ点の濃度）から実
線Ｅ’で示される濃度（基板表面ではｂ点の濃度）まで
上昇してしまい、これが原因となって、駆動電圧が変化
した際にしきい値電圧が変動したり、電流駆動能力が変
動してしまっていた。そこで本発明では、相殺領域１１
ａを形成するためのイオン注入を行い、点線Ｅ’と実線
Ｆとの間の斜線領域のＮ型不純物をＰ型不純物で相殺し
て、基板表面付近のＮ型不純物濃度をｂ点の濃度からａ
点の濃度、すなわちＮ- ウェル領域２ｂの基板表面付近
の不純物濃度に近づけている。
【００２７】尚、図４（ａ），（ｂ）の両図は、説明の
都合上、分かり易くしたものであって、実際の断面図お
よび濃度プロファイルとは異なるものである。次に、本
発明の製造方法の一実施例を、相補型ＭＯＳトランジス
タの製造工程に適用した場合の図を用いて説明する。図
７では相補型ＭＯＳトランジスタとして、通常のソース
・ドレイン耐圧をもつＮ型チャネルＭＯＳトランジスタ
（以下、Ｎｃｈ低耐圧トランジスタ）と、オフセット・
ゲート構造のＰ型チャネルＭＯＳトランジスタ（以下、
Ｐｃｈ高耐圧トランジスタ）を形成している。
都合上、分かり易くしたものであって、実際の断面図お
よび濃度プロファイルとは異なるものである。次に、本
発明の製造方法の一実施例を、相補型ＭＯＳトランジス
タの製造工程に適用した場合の図を用いて説明する。図
７では相補型ＭＯＳトランジスタとして、通常のソース
・ドレイン耐圧をもつＮ型チャネルＭＯＳトランジスタ
（以下、Ｎｃｈ低耐圧トランジスタ）と、オフセット・
ゲート構造のＰ型チャネルＭＯＳトランジスタ（以下、
Ｐｃｈ高耐圧トランジスタ）を形成している。
【００２８】図７に示すように、比較的高抵抗のシリコ
ン基板１に周知の技術により、Ｐ-ウェル領域２ａ、Ｎ
- ウェル領域２ｂ、フィールド酸化膜３、ゲート酸化膜
４を形成する。図８に示すように、必要に応じて、形成
される各々のトランジスタのしきい値を所望の値にすべ
く、しきい値調整用の不純物１２ａ，１２ｂ（以降図示
せず）をイオン注入する。そして、ゲート電極となるポ
リ・シリコン層をＣＶＤ法を用いてゲート酸化膜４上に
積層し、通常のホト・エッチング工程を用いてゲート電
極５を各々形成する。
ン基板１に周知の技術により、Ｐ-ウェル領域２ａ、Ｎ
- ウェル領域２ｂ、フィールド酸化膜３、ゲート酸化膜
４を形成する。図８に示すように、必要に応じて、形成
される各々のトランジスタのしきい値を所望の値にすべ
く、しきい値調整用の不純物１２ａ，１２ｂ（以降図示
せず）をイオン注入する。そして、ゲート電極となるポ
リ・シリコン層をＣＶＤ法を用いてゲート酸化膜４上に
積層し、通常のホト・エッチング工程を用いてゲート電
極５を各々形成する。
【００２９】続いて、図９に示すように、ゲート電極５
に薄く酸化膜（図示せず）を形成したのち、Ｎｃｈ低耐
圧トランジスタ形成領域、Ｐｃｈ高耐圧トランジスタ形
成領域に同時にＮ型不純物をイオン注入１３し、各ゲー
ト電極５の両側にＮ- 不純物領域１３ａ，１３ｂを形成
する。ここで、通常、イオン注入工程での注入角度はウ
ェハの法線に対して０〜７°傾けておこなわれるが、本
実施例ではＮ型不純物のイオン注入１３は、ウェハの法
線に対して６０°の斜めから行った。イオン注入の条件
としては、不純物としてリンを加速度９０ＫｅＶで、ド
ーズ量としては約６×１０13ｄｏｓｅ打ち込み、１００
０°Ｃで１０分熱処理を行った。
に薄く酸化膜（図示せず）を形成したのち、Ｎｃｈ低耐
圧トランジスタ形成領域、Ｐｃｈ高耐圧トランジスタ形
成領域に同時にＮ型不純物をイオン注入１３し、各ゲー
ト電極５の両側にＮ- 不純物領域１３ａ，１３ｂを形成
する。ここで、通常、イオン注入工程での注入角度はウ
ェハの法線に対して０〜７°傾けておこなわれるが、本
実施例ではＮ型不純物のイオン注入１３は、ウェハの法
線に対して６０°の斜めから行った。イオン注入の条件
としては、不純物としてリンを加速度９０ＫｅＶで、ド
ーズ量としては約６×１０13ｄｏｓｅ打ち込み、１００
０°Ｃで１０分熱処理を行った。
【００３０】次に、図１０に示すように、Ｎｃｈ低耐圧
トランジスタ形成領域をホト・レジスト２１等でマスク
し、Ｐ型不純物をＰｃｈ高耐圧トランジスタ形成領域に
のみイオン注入１４する。イオン注入１４では、図９に
示されるＮ- 不純物領域１３ａ，１３ｂの内、少なくと
もゲート電極５の下の部分のＮ- 不純物を実質的に相殺
するように行われる。本実施例では、不純物としてボロ
ンをＮ型不純物のイオン注入１３と同じ注入角度、ドー
ズ量で、またイオンの飛程もほぼ等しくなるよう設定さ
れた加速電圧で注入した。つまり、不純物の拡散速度を
考慮して、最終的にゲート電極下であって半導体基板表
面のＮ- 不純物領域１１（１３ｂ）の不純物濃度がＮ-
ウェル領域２ｂとほぼ同等の濃度になるような条件でイ
オン注入すればよい。その条件の一例として本実施例に
おいては、注入角度を６０°、ドーズ量を約６×１０13
ｄｏｓｅ、加速電圧を５０ＫｅＶとして行った。尚、逆
導電型の不純物を導入したあとのＮ- 不純物領域１３ｂ
をＮ- 不純物領域１１とする。
トランジスタ形成領域をホト・レジスト２１等でマスク
し、Ｐ型不純物をＰｃｈ高耐圧トランジスタ形成領域に
のみイオン注入１４する。イオン注入１４では、図９に
示されるＮ- 不純物領域１３ａ，１３ｂの内、少なくと
もゲート電極５の下の部分のＮ- 不純物を実質的に相殺
するように行われる。本実施例では、不純物としてボロ
ンをＮ型不純物のイオン注入１３と同じ注入角度、ドー
ズ量で、またイオンの飛程もほぼ等しくなるよう設定さ
れた加速電圧で注入した。つまり、不純物の拡散速度を
考慮して、最終的にゲート電極下であって半導体基板表
面のＮ- 不純物領域１１（１３ｂ）の不純物濃度がＮ-
ウェル領域２ｂとほぼ同等の濃度になるような条件でイ
オン注入すればよい。その条件の一例として本実施例に
おいては、注入角度を６０°、ドーズ量を約６×１０13
ｄｏｓｅ、加速電圧を５０ＫｅＶとして行った。尚、逆
導電型の不純物を導入したあとのＮ- 不純物領域１３ｂ
をＮ- 不純物領域１１とする。
【００３１】このようなイオン注入１４を行うことによ
り、Ｐｃｈ高耐圧トランジスタのしきい値Ｖｔｈあるい
は電流駆動能力への影響が抑制され、Ｖｔｈにおいて
は、しきい値調整用の不純物層１２ｂあるいは、それを
行わない場合はＮ- ウェル領域２ｂの表面濃度により決
定し、しきい値のコントロールが容易になる。その後、
図１１に示すように、従来の方法にて、Ｐ型不純物をイ
オン注入（１６）し、オフセット領域となる拡散層６を
形成する。この際の条件としては、本実施例において
は、注入角度を７°とし、加速電圧を３０ＫｅＶとし、
ドーズ量を４×１０13ｄｏｓｅとした。上記のようにＰ
型不純物のイオン注入１４とイオン注入１６により、オ
フセット領域６の濃度が決定される。
り、Ｐｃｈ高耐圧トランジスタのしきい値Ｖｔｈあるい
は電流駆動能力への影響が抑制され、Ｖｔｈにおいて
は、しきい値調整用の不純物層１２ｂあるいは、それを
行わない場合はＮ- ウェル領域２ｂの表面濃度により決
定し、しきい値のコントロールが容易になる。その後、
図１１に示すように、従来の方法にて、Ｐ型不純物をイ
オン注入（１６）し、オフセット領域となる拡散層６を
形成する。この際の条件としては、本実施例において
は、注入角度を７°とし、加速電圧を３０ＫｅＶとし、
ドーズ量を４×１０13ｄｏｓｅとした。上記のようにＰ
型不純物のイオン注入１４とイオン注入１６により、オ
フセット領域６の濃度が決定される。
【００３２】続いて、図１２、１３に示すように、Ｐｃ
ｈ高耐圧トランジスタ領域にＰ+ ソース・ドレイン層
８，７を形成し、Ｎｃｈ低耐圧トランジスタ形成領域に
Ｎ+ ソース・ドレイン層１８，１９を形成し、電極配線
等（図示せず）の工程を経て、図１４に示す相補型ＭＯ
Ｓトランジスタが製造される。このようにして製造され
たＰｃｈ高耐圧トランジスタの特性を図５に示す。
ｈ高耐圧トランジスタ領域にＰ+ ソース・ドレイン層
８，７を形成し、Ｎｃｈ低耐圧トランジスタ形成領域に
Ｎ+ ソース・ドレイン層１８，１９を形成し、電極配線
等（図示せず）の工程を経て、図１４に示す相補型ＭＯ
Ｓトランジスタが製造される。このようにして製造され
たＰｃｈ高耐圧トランジスタの特性を図５に示す。
【００３３】尚、実線は従来の方法により製造されたト
ランジスタ、破線は本発明により製造されたトランジス
タの特性である。従来の方法で製造されたトランジスタ
のしきい値電圧は、ドレイン電圧Ｖｄ＝−０．１ＶとＶ
ｄ＝−５Ｖとでそのしきい値に約０．８Ｖ程度と大きく
差があるのに対し、本発明によるトランジスタではその
差を小さくすることができることがわかる。また、図面
では分かりにくいが、電流駆動能力（相互コンダクタン
スｇｍ）の駆動電圧が変わることによる変動も抑制する
ことができるという効果もある。
ランジスタ、破線は本発明により製造されたトランジス
タの特性である。従来の方法で製造されたトランジスタ
のしきい値電圧は、ドレイン電圧Ｖｄ＝−０．１ＶとＶ
ｄ＝−５Ｖとでそのしきい値に約０．８Ｖ程度と大きく
差があるのに対し、本発明によるトランジスタではその
差を小さくすることができることがわかる。また、図面
では分かりにくいが、電流駆動能力（相互コンダクタン
スｇｍ）の駆動電圧が変わることによる変動も抑制する
ことができるという効果もある。
【００３４】従って、ソース・ドレイン８，７の周りに
Ｎ- ウェル領域２ｂよりも高濃度のＮ- 不純物領域１１
を有し、このＮ- 不純物領域１１内にオフセット領域と
なる拡散層６を形成したＰｃｈ高耐圧トランジスタにお
いて、ゲート電極５下の領域のＮ- 不純物領域１１の表
面領域においては、逆導電型の不純物であるＰ型不純物
を導入し、相殺領域１１ａを形成してＮ型不純物濃度を
Ｎ- ウェル領域２ｂ程度に近づけているため、駆動電圧
が変化してもしきい値の変化を抑えることができる。
Ｎ- ウェル領域２ｂよりも高濃度のＮ- 不純物領域１１
を有し、このＮ- 不純物領域１１内にオフセット領域と
なる拡散層６を形成したＰｃｈ高耐圧トランジスタにお
いて、ゲート電極５下の領域のＮ- 不純物領域１１の表
面領域においては、逆導電型の不純物であるＰ型不純物
を導入し、相殺領域１１ａを形成してＮ型不純物濃度を
Ｎ- ウェル領域２ｂ程度に近づけているため、駆動電圧
が変化してもしきい値の変化を抑えることができる。
【００３５】これにより、駆動電圧が変化しても流せる
電流量の変化を抑制することができるとともに電流駆動
能力（相互コンダクタンスｇｍ）の変化も抑制すること
ができる。よって、回路設計上の自由度を低下させるこ
とのないＰｃｈ高耐圧トランジスタを提供できる。ま
た、上述した製造方法によれば、相補形ＭＯＳトランジ
スタの微細化による短チャネル効果およびホット・キャ
リア効果を低減させるとともに、しきい値の変動あるい
は電流駆動能力の変動を抑制することのできる高耐圧Ｍ
ＯＳトランジスタを含んだ相補形ＭＯＳトランジスタを
製造することができる。
電流量の変化を抑制することができるとともに電流駆動
能力（相互コンダクタンスｇｍ）の変化も抑制すること
ができる。よって、回路設計上の自由度を低下させるこ
とのないＰｃｈ高耐圧トランジスタを提供できる。ま
た、上述した製造方法によれば、相補形ＭＯＳトランジ
スタの微細化による短チャネル効果およびホット・キャ
リア効果を低減させるとともに、しきい値の変動あるい
は電流駆動能力の変動を抑制することのできる高耐圧Ｍ
ＯＳトランジスタを含んだ相補形ＭＯＳトランジスタを
製造することができる。
【００３６】さらに、上記製造方法によれば、イオン注
入１４とイオン注入１６の際のレジストマスク２１のパ
ターンは同一であるため、イオン注入１４はレジストマ
スク２１形成後、イオン注入１６に先立って行えばよ
く、従来の工程に比べてイオン注入工程１４を追加する
のみで、電流量変化あるいは電流駆動能力変化を抑制す
ることのできるＭＯＳトランジスタを提供することがで
きる。
入１４とイオン注入１６の際のレジストマスク２１のパ
ターンは同一であるため、イオン注入１４はレジストマ
スク２１形成後、イオン注入１６に先立って行えばよ
く、従来の工程に比べてイオン注入工程１４を追加する
のみで、電流量変化あるいは電流駆動能力変化を抑制す
ることのできるＭＯＳトランジスタを提供することがで
きる。
【００３７】尚、相殺領域１１ａは、少なくとも反転層
が形成される領域深さまでは形成する必要がある。ただ
し、相殺領域１１ａを形成するためのＰ型不純物のイオ
ン注入量が多すぎると、この相殺領域１１ａが逆にＰ型
不純物濃度の濃い領域となってしまい、その部分で耐圧
が決まってしまうようになるため、イオン注入量には上
限がある。
が形成される領域深さまでは形成する必要がある。ただ
し、相殺領域１１ａを形成するためのＰ型不純物のイオ
ン注入量が多すぎると、この相殺領域１１ａが逆にＰ型
不純物濃度の濃い領域となってしまい、その部分で耐圧
が決まってしまうようになるため、イオン注入量には上
限がある。
【００３８】また、Ｎ- 不純物領域１３ｂの形成のため
のＮ型不純物のイオン注入角度およびドーズ量(I.I 13)
と、相殺領域１１ａの形成のためのＰ型不純物のイオン
注入角度およびドーズ量(I.I 14)と、ソース・ドレイン
層８，７の形成のためのイオン注入角度およびドーズ量
(I.I 16)を以下に示す表１のように変化させたときに、
ドレイン電圧Ｖｄ＝０．１Ｖ，Ｖｄ＝５Ｖと変化させた
ときのしきい値ＶTPの変動を調べた結果を図６に示す。
図中○がＶｄ＝０．１Ｖのときのデータ、△がＶｄ＝５
Ｖのときのデータを示す。
のＮ型不純物のイオン注入角度およびドーズ量(I.I 13)
と、相殺領域１１ａの形成のためのＰ型不純物のイオン
注入角度およびドーズ量(I.I 14)と、ソース・ドレイン
層８，７の形成のためのイオン注入角度およびドーズ量
(I.I 16)を以下に示す表１のように変化させたときに、
ドレイン電圧Ｖｄ＝０．１Ｖ，Ｖｄ＝５Ｖと変化させた
ときのしきい値ＶTPの変動を調べた結果を図６に示す。
図中○がＶｄ＝０．１Ｖのときのデータ、△がＶｄ＝５
Ｖのときのデータを示す。
【００３９】図６は、サンプルウエハをＡ〜Ｈの８枚用
いて、各ウエハにおいて１点のみ測定したデータであ
る。
いて、各ウエハにおいて１点のみ測定したデータであ
る。
【００４０】
【表１】
【００４１】図６を見ると、サンプルＢとサンプルＨに
おいてドレイン電圧が変化すると、しきい値も大きく変
化することがわかる。サンプルＢはＮ- 不純物領域１３
ｂを形成したのち、相殺領域１１ａを形成しなかったサ
ンプルであり、従来技術に相当する。また、サンプルＨ
は同じく相殺領域１１ａを形成しなかったサンプルであ
るが、その代わり、ソース・ドレイン層８，７の形成の
イオン注入のドーズ量を増加させたものである。
おいてドレイン電圧が変化すると、しきい値も大きく変
化することがわかる。サンプルＢはＮ- 不純物領域１３
ｂを形成したのち、相殺領域１１ａを形成しなかったサ
ンプルであり、従来技術に相当する。また、サンプルＨ
は同じく相殺領域１１ａを形成しなかったサンプルであ
るが、その代わり、ソース・ドレイン層８，７の形成の
イオン注入のドーズ量を増加させたものである。
【００４２】この図６のサンプルＨの結果より、Ｎ- 不
純物領域１３ｂの影響を排除するためには、単に逆導電
型の不純物の注入ドーズ量を増加させるだけではあまり
効果がなく、Ｎ- 不純物領域１３ｂの形成のイオン注入
と同等の注入角度にて注入する必要があることがわか
る。上記実施例ではＰｃｈ高耐圧トランジスタについて
説明したが、相殺領域１１ａを有する構造は、上述した
特開昭６２−２１７６６６号公報に示されるような構造
（以下Ｃ−ＤＤＤ構造という）にも適用できる。すなわ
ち、ＣＭＯＳ型トランジスタの微細化に伴う短チャネル
効果やホット・キャリア効果を抑制するために、Ｃ−Ｄ
ＤＤ構造においては、Ｐ型チャネルＭＯＳトランジスタ
（以下Ｐｃｈ低耐圧トランジスタという）およびＮ型チ
ャネルＭＯＳトランジスタのソース・ドレイン層をウェ
ル領域よりも高濃度のＮ- 不純物領域で取り囲むことに
より、この両方の効果を同時に低減するようにしてい
る。従って、Ｐ型チャネルＭＯＳトランジスタにおいて
は、ウェル領域よりも高濃度のＮ- 不純物領域により、
駆動電圧が変化した際にしきい値電圧が変動する、ある
いは電流駆動能力が変動するようになると考えられる。
純物領域１３ｂの影響を排除するためには、単に逆導電
型の不純物の注入ドーズ量を増加させるだけではあまり
効果がなく、Ｎ- 不純物領域１３ｂの形成のイオン注入
と同等の注入角度にて注入する必要があることがわか
る。上記実施例ではＰｃｈ高耐圧トランジスタについて
説明したが、相殺領域１１ａを有する構造は、上述した
特開昭６２−２１７６６６号公報に示されるような構造
（以下Ｃ−ＤＤＤ構造という）にも適用できる。すなわ
ち、ＣＭＯＳ型トランジスタの微細化に伴う短チャネル
効果やホット・キャリア効果を抑制するために、Ｃ−Ｄ
ＤＤ構造においては、Ｐ型チャネルＭＯＳトランジスタ
（以下Ｐｃｈ低耐圧トランジスタという）およびＮ型チ
ャネルＭＯＳトランジスタのソース・ドレイン層をウェ
ル領域よりも高濃度のＮ- 不純物領域で取り囲むことに
より、この両方の効果を同時に低減するようにしてい
る。従って、Ｐ型チャネルＭＯＳトランジスタにおいて
は、ウェル領域よりも高濃度のＮ- 不純物領域により、
駆動電圧が変化した際にしきい値電圧が変動する、ある
いは電流駆動能力が変動するようになると考えられる。
【００４３】本願発明者らは、まず、従来構造にてＰｃ
ｈ高耐圧トランジスタとＰｃｈ低耐圧トランジスタとの
しきい値変動を測定した。その結果、Ｐｃｈ高耐圧トラ
ンジスタのしきい値変動は約０．８Ｖであったのに対
し、Ｐｃｈ低耐圧トランジスタのしきい値変動は約０．
２Ｖと動作上、特に問題のない変動幅であった。実際、
高耐圧トランジスタのゲート電極幅が２μｍ、低耐圧ト
ランジスタのゲート電極幅が１μｍと、低耐圧トランジ
スタの方がゲート電極幅は短く設計されるものである。
従って、チャネル長の短い低耐圧トランジスタの方が、
しきい値変動が大きいものと思われたが、上述のように
逆の結果が出てしまった。その理由として、本願発明者
らは次のように考えた。
ｈ高耐圧トランジスタとＰｃｈ低耐圧トランジスタとの
しきい値変動を測定した。その結果、Ｐｃｈ高耐圧トラ
ンジスタのしきい値変動は約０．８Ｖであったのに対
し、Ｐｃｈ低耐圧トランジスタのしきい値変動は約０．
２Ｖと動作上、特に問題のない変動幅であった。実際、
高耐圧トランジスタのゲート電極幅が２μｍ、低耐圧ト
ランジスタのゲート電極幅が１μｍと、低耐圧トランジ
スタの方がゲート電極幅は短く設計されるものである。
従って、チャネル長の短い低耐圧トランジスタの方が、
しきい値変動が大きいものと思われたが、上述のように
逆の結果が出てしまった。その理由として、本願発明者
らは次のように考えた。
【００４４】すなわち、高耐圧トランジスタの場合、ゲ
ート電極下に回り込むのはソース・ドレイン領域の高濃
度層ではなく、低濃度のオフセット領域であり、Ｎ- 不
純物領域の影響が大きく残ってしまうことが予想され
る。また、高耐圧を要求されるが故に、ゲート酸化膜が
低耐圧トランジスタのものに比べ厚く（今回の場合は低
耐圧トランジスタの１．７５倍）形成され、しきい値が
低耐圧トランジスタに比べ変動しやすいことも予想され
る。本願発明者らは、実際にはこれら２つが同時に影響
したものと考えた。
ート電極下に回り込むのはソース・ドレイン領域の高濃
度層ではなく、低濃度のオフセット領域であり、Ｎ- 不
純物領域の影響が大きく残ってしまうことが予想され
る。また、高耐圧を要求されるが故に、ゲート酸化膜が
低耐圧トランジスタのものに比べ厚く（今回の場合は低
耐圧トランジスタの１．７５倍）形成され、しきい値が
低耐圧トランジスタに比べ変動しやすいことも予想され
る。本願発明者らは、実際にはこれら２つが同時に影響
したものと考えた。
【００４５】次に、本願発明者らは、Ｃ−ＤＤＤ構造の
低耐圧トランジスタにおいてゲート電極幅を変化させて
実験したところ、ゲート電極幅が１μｍ程度に狭くなる
と、しきい値変動や電流駆動能力変動の問題が高耐圧ト
ランジスタのように顕著になってくることを確認した。
従って、Ｃ−ＤＤＤ構造の低耐圧Ｐｃｈトランジスタに
おいても、本願発明を適用することは有効であるといえ
る。
低耐圧トランジスタにおいてゲート電極幅を変化させて
実験したところ、ゲート電極幅が１μｍ程度に狭くなる
と、しきい値変動や電流駆動能力変動の問題が高耐圧ト
ランジスタのように顕著になってくることを確認した。
従って、Ｃ−ＤＤＤ構造の低耐圧Ｐｃｈトランジスタに
おいても、本願発明を適用することは有効であるといえ
る。
【００４６】尚、本願発明を適用したＣ−ＤＤＤ構造に
おいては、ゲート電極下の表面付近に形成された相殺領
域１１ａが、駆動電圧が変化した際のしきい値電圧変動
あるいは電流駆動能力変動を抑制し、上記実施例のＮ-
不純物領域１１に相当するＮ型不純物領域が短チャネル
効果によるパンチスルー現象を抑制することになる。ま
た、Ｃ−ＤＤＤ構造においても、相殺領域１１ａを形成
するためのレジストマスクは、ソース・ドレインを形成
するレジストマスクと同一であるため、ただ単にイオン
注入のみを追加するだけでよい。
おいては、ゲート電極下の表面付近に形成された相殺領
域１１ａが、駆動電圧が変化した際のしきい値電圧変動
あるいは電流駆動能力変動を抑制し、上記実施例のＮ-
不純物領域１１に相当するＮ型不純物領域が短チャネル
効果によるパンチスルー現象を抑制することになる。ま
た、Ｃ−ＤＤＤ構造においても、相殺領域１１ａを形成
するためのレジストマスクは、ソース・ドレインを形成
するレジストマスクと同一であるため、ただ単にイオン
注入のみを追加するだけでよい。
【００４７】すなわち、相補形ＭＯＳトランジスタの製
造方法において、上記実施例のようなしきい値電圧変化
あるいは電流駆動能力変動を抑制することのできるＰ型
チャネルＭＯＳトランジスタを得るためには、単にＮ型
チャネルＭＯＳトランジスタのホットキャリア効果抑制
のためのＮ型不純物のイオン注入と、Ｐ型チャネルＭＯ
Ｓトランジスタの短チャネル効果抑制のためのＮ型不純
物のイオン注入とを分けて注入角度を変えてイオン注入
を行うようにすればよいが、この様にすると、それぞれ
のイオン注入においてレジストマスクが変わるため、マ
スクを形成するためのフォト工程が追加されてしまう。
そこで、本実施例のように、イオン注入１４を行えば、
例えば本実施例のＰｃｈ高耐圧トランジスタにおいて
は、オフセット領域６と同様のレジストマスクを用いる
ことができ、また、特開昭６２−２１７６６６号公報に
示されるような相補形のＭＩＳトランジスタの製造方法
においても、イオン注入１４のレジストマスクはソース
・ドレイン領域を形成するためのマスクを使用すること
ができるため、前述の製法のようにレジストマスクを形
成するためのフォト工程の追加なしに上記構造のＭＯＳ
トランジスタを形成することができる。
造方法において、上記実施例のようなしきい値電圧変化
あるいは電流駆動能力変動を抑制することのできるＰ型
チャネルＭＯＳトランジスタを得るためには、単にＮ型
チャネルＭＯＳトランジスタのホットキャリア効果抑制
のためのＮ型不純物のイオン注入と、Ｐ型チャネルＭＯ
Ｓトランジスタの短チャネル効果抑制のためのＮ型不純
物のイオン注入とを分けて注入角度を変えてイオン注入
を行うようにすればよいが、この様にすると、それぞれ
のイオン注入においてレジストマスクが変わるため、マ
スクを形成するためのフォト工程が追加されてしまう。
そこで、本実施例のように、イオン注入１４を行えば、
例えば本実施例のＰｃｈ高耐圧トランジスタにおいて
は、オフセット領域６と同様のレジストマスクを用いる
ことができ、また、特開昭６２−２１７６６６号公報に
示されるような相補形のＭＩＳトランジスタの製造方法
においても、イオン注入１４のレジストマスクはソース
・ドレイン領域を形成するためのマスクを使用すること
ができるため、前述の製法のようにレジストマスクを形
成するためのフォト工程の追加なしに上記構造のＭＯＳ
トランジスタを形成することができる。
【００４８】また、上述したしきい値電圧変化あるいは
電流駆動能力変化抑制構造を得るために、Ｎ- ウェル領
域２ｂよりも高濃度のＮ- 不純物領域１３ｂのイオン注
入１４の注入角度と相殺領域１１ａを形成するためのイ
オン注入１６の注入角度とを等しくしているため、Ｎ型
不純物の拡散し、Ｎ- ウェル領域２ｂよりも高濃度とな
った領域を実質的にＰ型不純物で相殺することができ
る。
電流駆動能力変化抑制構造を得るために、Ｎ- ウェル領
域２ｂよりも高濃度のＮ- 不純物領域１３ｂのイオン注
入１４の注入角度と相殺領域１１ａを形成するためのイ
オン注入１６の注入角度とを等しくしているため、Ｎ型
不純物の拡散し、Ｎ- ウェル領域２ｂよりも高濃度とな
った領域を実質的にＰ型不純物で相殺することができ
る。
【００４９】さらに、イオン注入１４とイオン注入１６
とのドーズ量を等しくしているため、相殺領域１１ａの
不純物濃度をよりＮ- ウェル領域２ｂの不純物濃度に近
づけることができる。以上、本発明の製造方法を用いて
半導体基板にＮｃｈ低耐圧トランジスタおよびＰｃｈ高
耐圧トランジスタを形成した相補型トランジスタを例に
示したが、本発明は、その要旨を逸脱しない範囲で様々
な応用が可能である。
とのドーズ量を等しくしているため、相殺領域１１ａの
不純物濃度をよりＮ- ウェル領域２ｂの不純物濃度に近
づけることができる。以上、本発明の製造方法を用いて
半導体基板にＮｃｈ低耐圧トランジスタおよびＰｃｈ高
耐圧トランジスタを形成した相補型トランジスタを例に
示したが、本発明は、その要旨を逸脱しない範囲で様々
な応用が可能である。
【００５０】図１５はＮｃｈ高耐圧トランジスタおよび
Ｐｃｈ高耐圧トランジスタを形成した相補型トランジス
タの例、図１６はＰｃｈ低耐圧トランジスタおよびＰｃ
ｈ高耐圧トランジスタを形成した相補型トランジスタの
例、図１７はフローテイング・ゲート（２３）コントロ
ール・ゲート（２５）の２層ゲート構造のＥＰＲＯＭと
Ｐｃｈ高耐圧トランジスタを形成した相補型トランジス
タの例を示す図であり、その製造方法の理解を容易にす
るため、図中の番号のうち、図７〜図１３（図１４）を
用いて説明した製造工程と同一工程で形成されるものに
ついては、同じ番号を付与してある。
Ｐｃｈ高耐圧トランジスタを形成した相補型トランジス
タの例、図１６はＰｃｈ低耐圧トランジスタおよびＰｃ
ｈ高耐圧トランジスタを形成した相補型トランジスタの
例、図１７はフローテイング・ゲート（２３）コントロ
ール・ゲート（２５）の２層ゲート構造のＥＰＲＯＭと
Ｐｃｈ高耐圧トランジスタを形成した相補型トランジス
タの例を示す図であり、その製造方法の理解を容易にす
るため、図中の番号のうち、図７〜図１３（図１４）を
用いて説明した製造工程と同一工程で形成されるものに
ついては、同じ番号を付与してある。
【００５１】また、上記実施例では、絶縁膜が酸化膜
（Ｏｘｉｄｅ）のＭＯＳトランジスタについて説明した
が、他の絶縁膜のＭＩＳトランジスタについても適用で
きる。また、上記実施例では第１導電型をＮ型、第２導
電型をＰ型としたが、逆に第１導電型をＰ型、第２導電
型をＮ型として上記実施例において全く反対導電型のＭ
ＯＳトランジスタを形成してもよい。
（Ｏｘｉｄｅ）のＭＯＳトランジスタについて説明した
が、他の絶縁膜のＭＩＳトランジスタについても適用で
きる。また、上記実施例では第１導電型をＮ型、第２導
電型をＰ型としたが、逆に第１導電型をＰ型、第２導電
型をＮ型として上記実施例において全く反対導電型のＭ
ＯＳトランジスタを形成してもよい。
【図面の簡単な説明】
【図１】従来の製造方法によるオフセット・ゲート構造
トランジスタの断面図である。
トランジスタの断面図である。
【図２】従来の改良された製造方法によるオフセット・
ゲート構造トランジスタの断面図である。
ゲート構造トランジスタの断面図である。
【図３】本発明の製造方法によるオフセット・ゲート構
造トランジスタの断面図である。
造トランジスタの断面図である。
【図４】（ａ）は、図３の拡大図である。（ｂ）は、図
４（ａ）のＣＣ断面の不純物濃度プロファイルを示す図
である。
４（ａ）のＣＣ断面の不純物濃度プロファイルを示す図
である。
【図５】本発明の製造方法によるオフセット・ゲート構
造トランジスタと従来の製造方法にて形成されるオフセ
ット・ゲート構造トランジスタの特性比較図である。
造トランジスタと従来の製造方法にて形成されるオフセ
ット・ゲート構造トランジスタの特性比較図である。
【図６】イオン注入工程の違いによる特性比較図であ
る。
る。
【図７】本発明の製造方法の一実施例を説明する工程断
面図である。
面図である。
【図８】本発明の製造方法の一実施例を説明する工程断
面図である。
面図である。
【図９】本発明の製造方法の一実施例を説明する工程断
面図である。
面図である。
【図１０】本発明の製造方法の一実施例を説明する工程
断面図である。
断面図である。
【図１１】本発明の製造方法の一実施例を説明する工程
断面図である。
断面図である。
【図１２】本発明の製造方法の一実施例を説明する工程
断面図である。
断面図である。
【図１３】本発明の製造方法の一実施例を説明する工程
断面図である。
断面図である。
【図１４】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
ランジスタの例を示す断面図である。
【図１５】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
ランジスタの例を示す断面図である。
【図１６】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
ランジスタの例を示す断面図である。
【図１７】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
ランジスタの例を示す断面図である。
１ シリコン基板 ５ ゲート電極 ６ オフセット領域 ７，８ Ｐ+ ソース・ドレイン層 １１ Ｎ- 不純物領域 １１ａ 相殺領域 １３ａ，１３ｂ Ｎ- 不純物領域 ２３ 層間酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 27/092 29/788 29/792 (72)発明者 大矢 信之 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 平４−212465（ＪＰ，Ａ) 特開 昭58−63169（ＪＰ，Ａ) 特開 平７−161987（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (5)
- 【請求項１】 半導体基板の所定領域に設けられた第１
導電型の前記第１半導体領域上に絶縁膜を介してゲート
電極を形成する第１工程と、 該ゲート電極をマスクとして所定角度にてイオン注入
し、前記第１半導体領域の不純物濃度よりも高い濃度の
第１導電型の第２半導体領域を自己整合的に形成する第
２工程と、 前記第２半導体領域の前記ゲート電極下であって前記半
導体基板表面付近における不純物濃度を前記第１半導体
領域の不純物濃度と同等の濃度にすべく、第２導電型の
不純物を前記ゲート電極をマスクとしてイオン注入する
第３工程と、 前記ゲート電極をマスクとしてイオン注入し、前記第２
半導体領域内に第２導電型の第３半導体領域を形成する
工程とを有することを特徴とするＭＩＳ型半導体装置の
製造方法。 - 【請求項２】 前記第３工程のイオン注入は、前記第２
半導体領域のイオン注入の注入角度と同等の注入角度に
て行われることを特徴とする請求項１に記載のＭＩＳ型
半導体装置の製造方法。 - 【請求項３】 半導体基板の所定領域に第１導電型の第
１半導体素子領域と、第２導電型の第２半導体素子領域
とを設け、該第１および第２半導体素子領域上に絶縁膜
を介して第１ゲート電極、第２ゲート電極を形成する第
１工程と、 該第１ゲート電極および第２ゲート電極をマスクとして
第１導電型の不純物を所定の角度にてイオン注入し、前
記第１および第２半導体素子領域に前記第１ゲート電極
および第２ゲート電極の少なくとも一方の側に第１導電
型の第１半導体領域と第２半導体領域を形成する第２工
程と、 前記第１半導体素子領域において、前記第２工程にて前
記第１ゲート電極下であって、前記第１半導体素子領域
表面付近の前記第１半導体領域の不純物濃度を前記第１
半導体素子領域の不純物濃度に近づけるべく、第２導電
型の不純物を前記第１ゲート電極をマスクとしてイオン
注入する第３工程と、 前記第１ゲート電極をマスクとして第２導電型の不純物
をイオン注入し、前記第１半導体素子領域に第２導電型
の第３半導体領域を形成する第４工程と、 前記第２ゲート電極をマスクとして第１導電型の不純物
をイオン注入し、前記第２半導体素子領域に第１導電型
の第４半導体領域を形成する第５工程とを具備すること
を特徴とする相補形ＭＩＳ型半導体装置の製造方法。 - 【請求項４】 前記第４工程は、前記第１ゲート電極を
マスクとして第１種第３半導体領域を形成する工程と、
さらに第１種第３半導体領域に隣接するように該第１種
第３半導体領域よりも高濃度の第２種第３半導体領域を
形成する工程とを含むものであることを特徴とする請求
項３に記載の相補形ＭＩＳ型半導体装置の製造方法。 - 【請求項５】 前記第３工程のイオン注入は、前記第２
半導体領域のイオン注入の注入角度と同等の注入角度に
て行われることを特徴とする請求項３または４に記載の
相補形ＭＩＳ型半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7064115A JP3055424B2 (ja) | 1994-04-28 | 1995-03-23 | Ｍｉｓ型半導体装置の製造方法 |
| US08/961,086 US5834347A (en) | 1994-04-28 | 1997-10-30 | MIS type semiconductor device and method for manufacturing same |
| US09/076,737 US5877531A (en) | 1994-04-28 | 1998-05-13 | MIS type semiconductor device and method for manufacturing same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171494 | 1994-04-28 | ||
| JP6-91714 | 1994-04-28 | ||
| JP7064115A JP3055424B2 (ja) | 1994-04-28 | 1995-03-23 | Ｍｉｓ型半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23397499A Division JP3594518B2 (ja) | 1994-04-28 | 1999-08-20 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818052A JPH0818052A (ja) | 1996-01-19 |
| JP3055424B2 true JP3055424B2 (ja) | 2000-06-26 |
Family
ID=26405255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7064115A Expired - Lifetime JP3055424B2 (ja) | 1994-04-28 | 1995-03-23 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5834347A (ja) |
| JP (1) | JP3055424B2 (ja) |
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| JPH10223892A (ja) * | 1997-02-04 | 1998-08-21 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| US6060345A (en) * | 1997-04-21 | 2000-05-09 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices with reduced masking steps |
| KR100339409B1 (ko) * | 1998-01-14 | 2002-09-18 | 주식회사 하이닉스반도체 | 반도체소자및그의제조방법 |
| GB2337158B (en) * | 1998-02-07 | 2003-04-02 | United Semiconductor Corp | Method of fabricating dual voltage mos transistors |
| US6162692A (en) * | 1998-06-26 | 2000-12-19 | Advanced Micro Devices, Inc. | Integration of a diffusion barrier layer and a counter dopant region to maintain the dopant level within the junctions of a transistor |
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| TW434754B (en) * | 1998-08-20 | 2001-05-16 | United Microelectronics Corp | Structure of high-voltage semiconductor device and its manufacturing method |
| US6287920B1 (en) * | 1999-09-07 | 2001-09-11 | Texas Instruments Incorporated | Method of making multiple threshold voltage integrated of circuit transistors |
| JP3527148B2 (ja) | 1999-09-24 | 2004-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2002009283A (ja) * | 2000-04-19 | 2002-01-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
| JP2002164442A (ja) * | 2000-11-28 | 2002-06-07 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP4765014B2 (ja) * | 2001-01-23 | 2011-09-07 | 富士電機株式会社 | 半導体集積回路装置およびその製造方法 |
| US20020123180A1 (en) * | 2001-03-01 | 2002-09-05 | Peter Rabkin | Transistor and memory cell with ultra-short gate feature and method of fabricating the same |
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| JPH0770727B2 (ja) * | 1989-06-16 | 1995-07-31 | 日本電装株式会社 | Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法 |
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