JP3055424B2 - Mis型半導体装置の製造方法 - Google Patents

Mis型半導体装置の製造方法

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JP3055424B2 JP7064115A JP6411595A JP3055424B2 JP 3055424 B2 JP3055424 B2 JP 3055424B2 JP 7064115 A JP7064115 A JP 7064115A JP 6411595 A JP6411595 A JP 6411595A JP 3055424 B2 JP3055424 B2 JP 3055424B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高耐圧MISトランジ
スタ、相補型トランジスタの製造方法に関する。
【0002】
【従来の技術】従来、図1に示す様に、例えばPチャネ
ルMOS型トランジスタを例にとって説明すれば、その
ドレインを高不純物濃度(P+ )領域7とそれよりも低
不純物濃度(P- )のオフセット領域6の2つの部分に
分けて、ゲートエッジ部9での電界集中を抑制して、ド
レイン耐圧を向上させる、いわゆるオフセット・ゲート
構造のトランジスタが知られている。
【0003】しかし、このオフセット・ゲート構造の素
子では、その動作時、このオフセット領域6が高抵抗成
分として作用し、電流駆動能力が低下してしまうという
問題があった。上記の問題に対し、特開平4−2124
65号公報では、図2に示す様に、従来のオフセット・
ゲート構造トランジスタのオフセット領域6およびドレ
イン領域7を、基板と同じ導電型の拡散層領域10で囲
むことにより、オフセット領域6を高不純物濃度の拡散
層で形成可能とし、このオフセット領域6を低抵抗化す
ることにより電流駆動能力を向上させることができる所
謂2重オフセット構造のトランジスタが開示されてい
る。
【0004】また、CMOS型トランジスタにおいて
は、その微細化が進むにつれて、短チャネル効果やホッ
ト・キャリア効果が大きくなり、これに対する考慮が必
要となってきている。特開昭62−217666号公報
では、P型チャネルMOSトランジスタおよびN型チャ
ネルMOSトランジスタのソース・ドレイン層を低濃度
のN型不純物層で取り囲むことにより、この両方の効果
を同時に低減できるMOS型半導体装置の製造方法が開
示されている。
【0005】ところで、近年、低消費電力の要望から駆
動電圧を低電圧化する傾向がある。これは、通常ドレイ
ン電圧を5V電圧としてトランジスタを動作させていた
ものを、例えば3Vや2.5V電圧で駆動させようとす
るものである。
【0006】
【発明が解決しようとする課題】しかしながら、上記公
報に示されるようなMOSトランジスタを上述したよう
な低電圧で駆動させた場合にしきい値が大きく変動して
しまうことがわかった。図2に示されるPチャネル型の
オフセット・ゲート構造のトランジスタを例に取って説
明すると、図に示すようにドレイン電圧VD =−5V
の時とVD =−0.1Vの時とではしきい値電圧Vth
約1Vの差が生じてしまう。このようにしきい値が変化
すると、ゲート電圧をVG とするとドレイン電流ID
(VG −Vth)であるため、駆動電圧によって流せる電
流量が大きく変化してしまったり、相互コンダクタンス
が変化し、電流駆動能力が変化してしまう。従って、回
路設計上の自由度が制限されてしまうという問題が発生
する。
【0007】従って、本発明は、駆動電圧が変化した際
の流せる電流量変化または電流駆動能力の変化を抑制す
ることのできるトランジスタ構造の製造方法を提供する
ことを目的とする。
【0008】
【課題を解決するための手段】そこで、本願発明者らが
検討したところ、駆動電圧によりしきい値電圧が上昇し
てしまうのは、ゲート電極下にまで拡散形成されてしま
う2重オフセット領域10によることがわかった。すな
わち、MOSトランジスタの動作条件である反転層の形
成領域の不純物濃度が高くなり、反転層を形成するまで
の電圧が上昇してしまうものである。
【0009】このことは、上記特開昭62−21766
6号公報に示される構造においてもいえることである。
すなわち、ゲート電極長が短くなるにつれてNチャネル
トランジスタのホットキャリア効果が大きくなるため、
ホットキャリア効果抑制のために電界緩和作用をより向
上させようとすると、例えばイオン注入の角度を大きく
して、低濃度のN型不純物層をよりゲート電極の内側に
形成させる必要があり、それに伴って、Pチャネルトラ
ンジスタにおいてもゲート電極のより内側に低濃度のN
型不純物層が形成されてしまい、上記のような問題が発
生することになる。
【0010】
【0011】
【0012】従って、請求項に記載の半導体装置の製
造方法は、半導体基板の所定領域に設けられた第1導電
型の前記第1半導体領域上に絶縁膜を介してゲート電極
を形成する第1工程と、該ゲート電極をマスクとして所
定角度にてイオン注入し、前記第1半導体領域の不純物
濃度よりも高い濃度の第1導電型の第2半導体領域を自
己整合的に形成する第2工程と、前記第2半導体領域の
前記ゲート電極下であって、前記半導体基板表面付近に
おける不純物濃度を前記第1半導体領域の不純物濃度
同等の濃度にすべく、第2導電型の不純物を前記ゲート
電極をマスクとしてイオン注入する第3工程と、前記ゲ
ート電極をマスクとし、半導体基板に対してほぼ垂直に
イオン注入して前記第2半導体領域内に第2導電型の第
3半導体領域を形成する工程とを有することを特徴とす
る。
【0013】また、請求項に記載の半導体装置の製造
方法は、前記第3工程のイオン注入は、前記第2半導体
領域のイオン注入の注入角度と同等の注入角度にて行わ
れることを特徴としている。また、請求項に記載の相
補形MIS型半導体装置の製造方法は、半導体基板の所
定領域に第1導電型の第1半導体素子領域と、第2導電
型の第2半導体素子領域とを設け、該第1および第2半
導体素子領域上に絶縁膜を介して第1ゲート電極、第2
ゲート電極を形成する第1工程と、該第1ゲート電極お
よび第2ゲート電極をマスクとして第1導電型の不純物
を所定の角度にてイオン注入し、前記第1および第2半
導体素子領域に前記第1ゲート電極および第2ゲート電
極の少なくとも一方の側に第1導電型の第1半導体領域
と第2半導体領域を形成する第2工程と、前記第1半導
体素子形成領域において、前記第2工程にて前記第1ゲ
ート電極下であって、前記第1半導体素子領域表面付近
に拡散形成された前記第1半導体領域の不純物濃度を前
記第1半導体素子領域に近づけるべく、第2導電型の不
純物を前記第1ゲート電極をマスクとしてイオン注入す
る第3工程と、前記第1ゲート電極をマスクとして第2
導電型の不純物をイオン注入し、前記第1半導体素子領
域に第2導電型の第3半導体領域を形成する第4工程
と、前記第2ゲート電極をマスクとして第1導電型の不
純物をイオン注入し、前記第2半導体素子領域に第1導
電型の第4半導体領域を形成する第5工程とを具備する
ことを特徴としている。
【0014】また、請求項に記載の相補形MIS型半
導体装置の製造方法は、請求項に記載の相補形MIS
型半導体装置の製造方法において、前記第4工程は、前
記第1ゲート電極をマスクとして第1種第3半導体領域
を形成する工程と、さらに第1種第3半導体領域に隣接
するように該第1種第3半導体領域よりも高濃度の第2
種第3半導体領域を形成する工程とを含むものであるこ
とを特徴としている。
【0015】また、請求項に記載の相補形MIS型半
導体装置の製造方法は、請求項またはに記載の相補
形MIS型半導体装置の製造方法において、前記第3工
程のイオン注入は、前記第2半導体領域のイオン注入の
注入角度と同等の注入角度にて行われることを特徴とし
ている。
【0016】
【作用および発明の効果】本発明によるMIS型半導体
装置の構造は、半導体基板に設けられた第1半導体領域
と同じ導電型であるとともに前記第1半導体領域よりも
高濃度の第2半導体領域を有し、該第2半導体領域のゲ
ート電極下の領域であって前記半導体基板の表面領域の
反転層形成領域においては、その不純物濃度が前記第1
半導体領域の不純物濃度とほぼ同等となっている。この
ため、しきい値電圧の上昇を抑制することができる。こ
れにより、駆動電圧が変化しても流せる電流量、または
電流駆動能力の変化を抑制することができ、従って回路
設計上の自由度を低下させることのないMIS型半導体
装置を提供できる。
【0017】
【0018】ここで、請求項に記載のMIS型半導体
装置の製造方法においては、第3工程を追加するのみ
で、上述のMIS型半導体装置の構造を形成することが
できる。従って、MIS型半導体装置の微細化に伴い必
要となる第2半導体領域の影響を抑制することができる
ようなMIS型半導体装置を、複雑な工程を用いること
無く、形成することができるという効果がある。
【0019】また、請求項に記載のMIS型半導体装
置の製造方法においては、上記第3工程のイオン注入に
おいて、前記第2半導体領域のイオン注入の注入角度と
同等の注入角度にて行っているため、しきい値上昇抑制
のため上述のMIS型半導体装置の構造を確実に形成す
ることができる。また、請求項に記載の相補形MIS
型半導体装置の製造方法によれば、相補形MIS型半導
体装置の微細化による短チャネル効果およびホット・キ
ャリア効果を低減させるとともに、電流駆動能力が高い
MIS型半導体装置を含んだ相補形MIS型半導体装置
を製造することができる。
【0020】また、請求項に記載の相補形MIS型半
導体装置の製造方法によれば、相補形MIS型半導体装
置の微細化による短チャネル効果およびホット・キャリ
ア効果を低減させるとともに、電流駆動能力が高い高耐
圧MIS型半導体装置を含んだ相補形MIS型半導体装
置を製造することができる。また、請求項に記載の相
補形MIS型半導体装置の製造方法においては、相補形
MIS型半導体装置の微細化による短チャネル効果およ
びホット・キャリア効果を低減させるとともに、電流駆
動能力が高いMIS型半導体装置を含んだ相補形MIS
型半導体装置を製造するに際して、前記第3工程のイオ
ン注入において、前記第1半導体領域のイオン注入の注
入角度と同等の注入角度にて行っているため、しきい値
上昇が抑制され電流駆動能力が高い相補形MIS型半導
体装置を確実に形成することができる。
【0021】
【実施例】本発明を適用した実施例について、図面を用
いて説明する。図3は、本発明の半導体装置の製造方法
により製造されるMIS型半導体装置の一例である高耐
圧P型チャネルMOSトランジスタを示す断面図であ
る。また、図7〜図13は、本発明の製造方法を相補形
MISトランジスタの一種である高耐圧P型チャネルM
OSトランジスタを有するCMOSトランジスタの製造
工程に適用した場合の実施例を示す工程図である。尚、
以下に示す実施例では請求項でいう第1導電型をN型と
して、第2導電型をP型として説明する。
【0022】本発明の一実施例である高耐圧P型チャネ
ルMOSトランジスタは、図3に示すように、半導体基
板1に形成された低濃度不純物領域(N- ウェル領域)
2b、フィールド酸化膜3、ゲート酸化膜4およびゲー
ト酸化膜上に形成されたゲート電極5、高濃度不純物拡
散層からなるソース領域8、ドレイン領域7およびオフ
セット領域6が形成され、さらに、N- ウェル領域2b
と同導電型で高濃度に形成されたN- 不純物領域13b
に逆導電型の不純物を導入することにより、ゲート電極
下の図中Aに示される表面領域のN型不純物濃度が、実
質的にN- ウェル領域2bの表面領域の不純物濃度と等
しくなるように形成されている。尚、以下の説明におい
て、逆導電型の不純物を導入したN- 不純物領域13b
をN- 不純物領域11とする。
【0023】その様子を図4を用いて説明する。図4
(a)は、図3の図中Aに示す領域周辺の拡大図であ
る。図4(a)に示すように、ゲート電極5下の相殺領
域となる領域11aにおいては、逆導電型の不純物が導
入されたことにより、その不純物濃度がN- ウェル領域
2bの表面領域の濃度と等しくなるように形成されるも
のである。
【0024】また、図4(b)は、CC断面の半導体基
板表面から深さ方向へのN型不純物濃度プロファイルを
示すものであり、縦軸がN型不純物濃度を示し、横軸が
基板の深さを示すものである。また、深さ方向の0点を
基板表面とし、B点を図4(a)に示す相殺領域11a
とN- 不純物領域11との境界領域の深さとしている。
【0025】図4(b)において、実線DはN- ウェル
領域2bの濃度プロファイルであり、実線EはN- 不純
物領域11の濃度プロファイルであり、実線Fが相殺領
域11aの濃度プロファイルである。また、点線D’は
- 不純物領域11(13b)を形成する前のN- ウェ
ル領域2bによる基板表面付近の不純物濃度、すなわ
ち、チャネルが形成されるゲート電極5下のN- ウェル
領域2bの基板表面付近の不純物濃度を示すものであ
り、点線E’はN- 不純物領域11(13b)を形成し
た後であって、相殺領域11aを形成する前の基板表面
付近の不純物濃度を示すものである。
【0026】すなわち、従来では、N- 不純物領域13
bを形成することにより、基板表面付近の濃度が実線
D’で示される濃度(基板表面ではa点の濃度)から実
線E’で示される濃度(基板表面ではb点の濃度)まで
上昇してしまい、これが原因となって、駆動電圧が変化
した際にしきい値電圧が変動したり、電流駆動能力が変
動してしまっていた。そこで本発明では、相殺領域11
aを形成するためのイオン注入を行い、点線E’と実線
Fとの間の斜線領域のN型不純物をP型不純物で相殺し
て、基板表面付近のN型不純物濃度をb点の濃度からa
点の濃度、すなわちN- ウェル領域2bの基板表面付近
の不純物濃度に近づけている。
【0027】尚、図4(a),(b)の両図は、説明の
都合上、分かり易くしたものであって、実際の断面図お
よび濃度プロファイルとは異なるものである。次に、本
発明の製造方法の一実施例を、相補型MOSトランジス
タの製造工程に適用した場合の図を用いて説明する。図
7では相補型MOSトランジスタとして、通常のソース
・ドレイン耐圧をもつN型チャネルMOSトランジスタ
(以下、Nch低耐圧トランジスタ)と、オフセット・
ゲート構造のP型チャネルMOSトランジスタ(以下、
Pch高耐圧トランジスタ)を形成している。
【0028】図7に示すように、比較的高抵抗のシリコ
ン基板1に周知の技術により、P-ウェル領域2a、N
- ウェル領域2b、フィールド酸化膜3、ゲート酸化膜
4を形成する。図8に示すように、必要に応じて、形成
される各々のトランジスタのしきい値を所望の値にすべ
く、しきい値調整用の不純物12a,12b(以降図示
せず)をイオン注入する。そして、ゲート電極となるポ
リ・シリコン層をCVD法を用いてゲート酸化膜4上に
積層し、通常のホト・エッチング工程を用いてゲート電
極5を各々形成する。
【0029】続いて、図9に示すように、ゲート電極5
に薄く酸化膜(図示せず)を形成したのち、Nch低耐
圧トランジスタ形成領域、Pch高耐圧トランジスタ形
成領域に同時にN型不純物をイオン注入13し、各ゲー
ト電極5の両側にN- 不純物領域13a,13bを形成
する。ここで、通常、イオン注入工程での注入角度はウ
ェハの法線に対して0〜7°傾けておこなわれるが、本
実施例ではN型不純物のイオン注入13は、ウェハの法
線に対して60°の斜めから行った。イオン注入の条件
としては、不純物としてリンを加速度90KeVで、ド
ーズ量としては約6×1013dose打ち込み、100
0°Cで10分熱処理を行った。
【0030】次に、図10に示すように、Nch低耐圧
トランジスタ形成領域をホト・レジスト21等でマスク
し、P型不純物をPch高耐圧トランジスタ形成領域に
のみイオン注入14する。イオン注入14では、図9に
示されるN- 不純物領域13a,13bの内、少なくと
もゲート電極5の下の部分のN- 不純物を実質的に相殺
するように行われる。本実施例では、不純物としてボロ
ンをN型不純物のイオン注入13と同じ注入角度、ドー
ズ量で、またイオンの飛程もほぼ等しくなるよう設定さ
れた加速電圧で注入した。つまり、不純物の拡散速度を
考慮して、最終的にゲート電極下であって半導体基板表
面のN- 不純物領域11(13b)の不純物濃度がN-
ウェル領域2bとほぼ同等の濃度になるような条件でイ
オン注入すればよい。その条件の一例として本実施例に
おいては、注入角度を60°、ドーズ量を約6×1013
dose、加速電圧を50KeVとして行った。尚、逆
導電型の不純物を導入したあとのN- 不純物領域13b
をN- 不純物領域11とする。
【0031】このようなイオン注入14を行うことによ
り、Pch高耐圧トランジスタのしきい値Vthあるい
は電流駆動能力への影響が抑制され、Vthにおいて
は、しきい値調整用の不純物層12bあるいは、それを
行わない場合はN- ウェル領域2bの表面濃度により決
定し、しきい値のコントロールが容易になる。その後、
図11に示すように、従来の方法にて、P型不純物をイ
オン注入(16)し、オフセット領域となる拡散層6を
形成する。この際の条件としては、本実施例において
は、注入角度を7°とし、加速電圧を30KeVとし、
ドーズ量を4×1013doseとした。上記のようにP
型不純物のイオン注入14とイオン注入16により、オ
フセット領域6の濃度が決定される。
【0032】続いて、図12、13に示すように、Pc
h高耐圧トランジスタ領域にP+ ソース・ドレイン層
8,7を形成し、Nch低耐圧トランジスタ形成領域に
+ ソース・ドレイン層18,19を形成し、電極配線
等(図示せず)の工程を経て、図14に示す相補型MO
Sトランジスタが製造される。このようにして製造され
たPch高耐圧トランジスタの特性を図5に示す。
【0033】尚、実線は従来の方法により製造されたト
ランジスタ、破線は本発明により製造されたトランジス
タの特性である。従来の方法で製造されたトランジスタ
のしきい値電圧は、ドレイン電圧Vd=−0.1VとV
d=−5Vとでそのしきい値に約0.8V程度と大きく
差があるのに対し、本発明によるトランジスタではその
差を小さくすることができることがわかる。また、図面
では分かりにくいが、電流駆動能力(相互コンダクタン
スgm)の駆動電圧が変わることによる変動も抑制する
ことができるという効果もある。
【0034】従って、ソース・ドレイン8,7の周りに
- ウェル領域2bよりも高濃度のN- 不純物領域11
を有し、このN- 不純物領域11内にオフセット領域と
なる拡散層6を形成したPch高耐圧トランジスタにお
いて、ゲート電極5下の領域のN- 不純物領域11の表
面領域においては、逆導電型の不純物であるP型不純物
を導入し、相殺領域11aを形成してN型不純物濃度を
- ウェル領域2b程度に近づけているため、駆動電圧
が変化してもしきい値の変化を抑えることができる。
【0035】これにより、駆動電圧が変化しても流せる
電流量の変化を抑制することができるとともに電流駆動
能力(相互コンダクタンスgm)の変化も抑制すること
ができる。よって、回路設計上の自由度を低下させるこ
とのないPch高耐圧トランジスタを提供できる。ま
た、上述した製造方法によれば、相補形MOSトランジ
スタの微細化による短チャネル効果およびホット・キャ
リア効果を低減させるとともに、しきい値の変動あるい
は電流駆動能力の変動を抑制することのできる高耐圧M
OSトランジスタを含んだ相補形MOSトランジスタを
製造することができる。
【0036】さらに、上記製造方法によれば、イオン注
入14とイオン注入16の際のレジストマスク21のパ
ターンは同一であるため、イオン注入14はレジストマ
スク21形成後、イオン注入16に先立って行えばよ
く、従来の工程に比べてイオン注入工程14を追加する
のみで、電流量変化あるいは電流駆動能力変化を抑制す
ることのできるMOSトランジスタを提供することがで
きる。
【0037】尚、相殺領域11aは、少なくとも反転層
が形成される領域深さまでは形成する必要がある。ただ
し、相殺領域11aを形成するためのP型不純物のイオ
ン注入量が多すぎると、この相殺領域11aが逆にP型
不純物濃度の濃い領域となってしまい、その部分で耐圧
が決まってしまうようになるため、イオン注入量には上
限がある。
【0038】また、N- 不純物領域13bの形成のため
のN型不純物のイオン注入角度およびドーズ量(I.I 13)
と、相殺領域11aの形成のためのP型不純物のイオン
注入角度およびドーズ量(I.I 14)と、ソース・ドレイン
層8,7の形成のためのイオン注入角度およびドーズ量
(I.I 16)を以下に示す表1のように変化させたときに、
ドレイン電圧Vd=0.1V,Vd=5Vと変化させた
ときのしきい値VTPの変動を調べた結果を図6に示す。
図中○がVd=0.1Vのときのデータ、△がVd=5
Vのときのデータを示す。
【0039】図6は、サンプルウエハをA〜Hの8枚用
いて、各ウエハにおいて1点のみ測定したデータであ
る。
【0040】
【表1】
【0041】図6を見ると、サンプルBとサンプルHに
おいてドレイン電圧が変化すると、しきい値も大きく変
化することがわかる。サンプルBはN- 不純物領域13
bを形成したのち、相殺領域11aを形成しなかったサ
ンプルであり、従来技術に相当する。また、サンプルH
は同じく相殺領域11aを形成しなかったサンプルであ
るが、その代わり、ソース・ドレイン層8,7の形成の
イオン注入のドーズ量を増加させたものである。
【0042】この図6のサンプルHの結果より、N-
純物領域13bの影響を排除するためには、単に逆導電
型の不純物の注入ドーズ量を増加させるだけではあまり
効果がなく、N- 不純物領域13bの形成のイオン注入
と同等の注入角度にて注入する必要があることがわか
る。上記実施例ではPch高耐圧トランジスタについて
説明したが、相殺領域11aを有する構造は、上述した
特開昭62−217666号公報に示されるような構造
(以下C−DDD構造という)にも適用できる。すなわ
ち、CMOS型トランジスタの微細化に伴う短チャネル
効果やホット・キャリア効果を抑制するために、C−D
DD構造においては、P型チャネルMOSトランジスタ
(以下Pch低耐圧トランジスタという)およびN型チ
ャネルMOSトランジスタのソース・ドレイン層をウェ
ル領域よりも高濃度のN- 不純物領域で取り囲むことに
より、この両方の効果を同時に低減するようにしてい
る。従って、P型チャネルMOSトランジスタにおいて
は、ウェル領域よりも高濃度のN- 不純物領域により、
駆動電圧が変化した際にしきい値電圧が変動する、ある
いは電流駆動能力が変動するようになると考えられる。
【0043】本願発明者らは、まず、従来構造にてPc
h高耐圧トランジスタとPch低耐圧トランジスタとの
しきい値変動を測定した。その結果、Pch高耐圧トラ
ンジスタのしきい値変動は約0.8Vであったのに対
し、Pch低耐圧トランジスタのしきい値変動は約0.
2Vと動作上、特に問題のない変動幅であった。実際、
高耐圧トランジスタのゲート電極幅が2μm、低耐圧ト
ランジスタのゲート電極幅が1μmと、低耐圧トランジ
スタの方がゲート電極幅は短く設計されるものである。
従って、チャネル長の短い低耐圧トランジスタの方が、
しきい値変動が大きいものと思われたが、上述のように
逆の結果が出てしまった。その理由として、本願発明者
らは次のように考えた。
【0044】すなわち、高耐圧トランジスタの場合、ゲ
ート電極下に回り込むのはソース・ドレイン領域の高濃
度層ではなく、低濃度のオフセット領域であり、N-
純物領域の影響が大きく残ってしまうことが予想され
る。また、高耐圧を要求されるが故に、ゲート酸化膜が
低耐圧トランジスタのものに比べ厚く(今回の場合は低
耐圧トランジスタの1.75倍)形成され、しきい値が
低耐圧トランジスタに比べ変動しやすいことも予想され
る。本願発明者らは、実際にはこれら2つが同時に影響
したものと考えた。
【0045】次に、本願発明者らは、C−DDD構造の
低耐圧トランジスタにおいてゲート電極幅を変化させて
実験したところ、ゲート電極幅が1μm程度に狭くなる
と、しきい値変動や電流駆動能力変動の問題が高耐圧ト
ランジスタのように顕著になってくることを確認した。
従って、C−DDD構造の低耐圧Pchトランジスタに
おいても、本願発明を適用することは有効であるといえ
る。
【0046】尚、本願発明を適用したC−DDD構造に
おいては、ゲート電極下の表面付近に形成された相殺領
域11aが、駆動電圧が変化した際のしきい値電圧変動
あるいは電流駆動能力変動を抑制し、上記実施例のN-
不純物領域11に相当するN型不純物領域が短チャネル
効果によるパンチスルー現象を抑制することになる。ま
た、C−DDD構造においても、相殺領域11aを形成
するためのレジストマスクは、ソース・ドレインを形成
するレジストマスクと同一であるため、ただ単にイオン
注入のみを追加するだけでよい。
【0047】すなわち、相補形MOSトランジスタの製
造方法において、上記実施例のようなしきい値電圧変化
あるいは電流駆動能力変動を抑制することのできるP型
チャネルMOSトランジスタを得るためには、単にN型
チャネルMOSトランジスタのホットキャリア効果抑制
のためのN型不純物のイオン注入と、P型チャネルMO
Sトランジスタの短チャネル効果抑制のためのN型不純
物のイオン注入とを分けて注入角度を変えてイオン注入
を行うようにすればよいが、この様にすると、それぞれ
のイオン注入においてレジストマスクが変わるため、マ
スクを形成するためのフォト工程が追加されてしまう。
そこで、本実施例のように、イオン注入14を行えば、
例えば本実施例のPch高耐圧トランジスタにおいて
は、オフセット領域6と同様のレジストマスクを用いる
ことができ、また、特開昭62−217666号公報に
示されるような相補形のMISトランジスタの製造方法
においても、イオン注入14のレジストマスクはソース
・ドレイン領域を形成するためのマスクを使用すること
ができるため、前述の製法のようにレジストマスクを形
成するためのフォト工程の追加なしに上記構造のMOS
トランジスタを形成することができる。
【0048】また、上述したしきい値電圧変化あるいは
電流駆動能力変化抑制構造を得るために、N- ウェル領
域2bよりも高濃度のN- 不純物領域13bのイオン注
入14の注入角度と相殺領域11aを形成するためのイ
オン注入16の注入角度とを等しくしているため、N型
不純物の拡散し、N- ウェル領域2bよりも高濃度とな
った領域を実質的にP型不純物で相殺することができ
る。
【0049】さらに、イオン注入14とイオン注入16
とのドーズ量を等しくしているため、相殺領域11aの
不純物濃度をよりN- ウェル領域2bの不純物濃度に近
づけることができる。以上、本発明の製造方法を用いて
半導体基板にNch低耐圧トランジスタおよびPch高
耐圧トランジスタを形成した相補型トランジスタを例に
示したが、本発明は、その要旨を逸脱しない範囲で様々
な応用が可能である。
【0050】図15はNch高耐圧トランジスタおよび
Pch高耐圧トランジスタを形成した相補型トランジス
タの例、図16はPch低耐圧トランジスタおよびPc
h高耐圧トランジスタを形成した相補型トランジスタの
例、図17はフローテイング・ゲート(23)コントロ
ール・ゲート(25)の2層ゲート構造のEPROMと
Pch高耐圧トランジスタを形成した相補型トランジス
タの例を示す図であり、その製造方法の理解を容易にす
るため、図中の番号のうち、図7〜図13(図14)を
用いて説明した製造工程と同一工程で形成されるものに
ついては、同じ番号を付与してある。
【0051】また、上記実施例では、絶縁膜が酸化膜
(Oxide)のMOSトランジスタについて説明した
が、他の絶縁膜のMISトランジスタについても適用で
きる。また、上記実施例では第1導電型をN型、第2導
電型をP型としたが、逆に第1導電型をP型、第2導電
型をN型として上記実施例において全く反対導電型のM
OSトランジスタを形成してもよい。
【図面の簡単な説明】
【図1】従来の製造方法によるオフセット・ゲート構造
トランジスタの断面図である。
【図2】従来の改良された製造方法によるオフセット・
ゲート構造トランジスタの断面図である。
【図3】本発明の製造方法によるオフセット・ゲート構
造トランジスタの断面図である。
【図4】(a)は、図3の拡大図である。(b)は、図
4(a)のCC断面の不純物濃度プロファイルを示す図
である。
【図5】本発明の製造方法によるオフセット・ゲート構
造トランジスタと従来の製造方法にて形成されるオフセ
ット・ゲート構造トランジスタの特性比較図である。
【図6】イオン注入工程の違いによる特性比較図であ
る。
【図7】本発明の製造方法の一実施例を説明する工程断
面図である。
【図8】本発明の製造方法の一実施例を説明する工程断
面図である。
【図9】本発明の製造方法の一実施例を説明する工程断
面図である。
【図10】本発明の製造方法の一実施例を説明する工程
断面図である。
【図11】本発明の製造方法の一実施例を説明する工程
断面図である。
【図12】本発明の製造方法の一実施例を説明する工程
断面図である。
【図13】本発明の製造方法の一実施例を説明する工程
断面図である。
【図14】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
【図15】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
【図16】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
【図17】本発明の製造方法により形成される相補型ト
ランジスタの例を示す断面図である。
【符号の説明】
1 シリコン基板 5 ゲート電極 6 オフセット領域 7,8 P+ ソース・ドレイン層 11 N- 不純物領域 11a 相殺領域 13a,13b N- 不純物領域 23 層間酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/088 27/092 29/788 29/792 (72)発明者 大矢 信之 愛知県刈谷市昭和町1丁目1番地 日本 電装株式会社内 (56)参考文献 特開 平4−212465(JP,A) 特開 昭58−63169(JP,A) 特開 平7−161987(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/336

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板の所定領域に設けられた第1
    導電型の前記第1半導体領域上に絶縁膜を介してゲート
    電極を形成する第1工程と、 該ゲート電極をマスクとして所定角度にてイオン注入
    し、前記第1半導体領域の不純物濃度よりも高い濃度の
    第1導電型の第2半導体領域を自己整合的に形成する第
    2工程と、 前記第2半導体領域の前記ゲート電極下であって前記半
    導体基板表面付近における不純物濃度を前記第1半導体
    領域の不純物濃度と同等の濃度にすべく、第2導電型の
    不純物を前記ゲート電極をマスクとしてイオン注入する
    第3工程と、 前記ゲート電極をマスクとしてイオン注入し、前記第2
    半導体領域内に第2導電型の第3半導体領域を形成する
    工程とを有することを特徴とするMIS型半導体装置の
    製造方法。
  2. 【請求項2】 前記第3工程のイオン注入は、前記第2
    半導体領域のイオン注入の注入角度と同等の注入角度に
    て行われることを特徴とする請求項に記載のMIS型
    半導体装置の製造方法。
  3. 【請求項3】 半導体基板の所定領域に第1導電型の第
    1半導体素子領域と、第2導電型の第2半導体素子領域
    とを設け、該第1および第2半導体素子領域上に絶縁膜
    を介して第1ゲート電極、第2ゲート電極を形成する第
    1工程と、 該第1ゲート電極および第2ゲート電極をマスクとして
    第1導電型の不純物を所定の角度にてイオン注入し、前
    記第1および第2半導体素子領域に前記第1ゲート電極
    および第2ゲート電極の少なくとも一方の側に第1導電
    型の第1半導体領域と第2半導体領域を形成する第2工
    程と、 前記第1半導体素子領域において、前記第2工程にて前
    記第1ゲート電極下であって、前記第1半導体素子領域
    表面付近の前記第1半導体領域の不純物濃度を前記第1
    半導体素子領域の不純物濃度に近づけるべく、第2導電
    型の不純物を前記第1ゲート電極をマスクとしてイオン
    注入する第3工程と、 前記第1ゲート電極をマスクとして第2導電型の不純物
    をイオン注入し、前記第1半導体素子領域に第2導電型
    の第3半導体領域を形成する第4工程と、 前記第2ゲート電極をマスクとして第1導電型の不純物
    をイオン注入し、前記第2半導体素子領域に第1導電型
    の第4半導体領域を形成する第5工程とを具備すること
    を特徴とする相補形MIS型半導体装置の製造方法。
  4. 【請求項4】 前記第4工程は、前記第1ゲート電極を
    マスクとして第1種第3半導体領域を形成する工程と、
    さらに第1種第3半導体領域に隣接するように該第1種
    第3半導体領域よりも高濃度の第2種第3半導体領域を
    形成する工程とを含むものであることを特徴とする請求
    に記載の相補形MIS型半導体装置の製造方法
  5. 【請求項5】 前記第3工程のイオン注入は、前記第2
    半導体領域のイオン注入の注入角度と同等の注入角度に
    て行われることを特徴とする請求項またはに記載の
    相補形MIS型半導体装置の製造方法。
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