JP2002164442A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 複数の電界効果トランジスタを備える半導体
装置のホットキャリア耐性を向上させる。 【解決手段】 入力初段のインバータ回路ＩＮＶ１を構
成するｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１には短チャ
ネル効果抑制用の半導体領域を設けず、次段以降のイン
バータ回路ＩＮＶ２ａ，ＩＮＶ２ｂのｐＭＩＳＱｐ２お
よびｎＭＩＳＱｎ２には短チャネル効果抑制用の半導体
領域を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造置技術に関し、特に、同一の半導体基板に複数
の電界効果トランジスタを備える半導体装置およびその
製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者らが検討した技術によれば、入
力信号を直接受ける入力初段の電界効果トランジスタ
と、それ以外の電界効果トランジスタとのドレイン構造
は同一の構造となっている。すなわち、入力初段の電界
効果トランジスタおよびそれ以外の電界効果トランジス
タのドレイン用の半導体領域の近傍には、そのドレイン
用の半導体領域の導電型とは反対導電型の半導体領域を
設けることにより、短チャネル効果を抑制または防止し
ている。そして、その入力初段の電界効果トランジスタ
では、それ以外の電界効果トランジスタよりもゲート長
を大きくすることにより、ホットキャリア耐性を確保
し、デバイス特性劣化寿命の向上を図っている。
【０００３】
【発明が解決しようとする課題】ところが、上記入力初
段の電界効果トランジスタのゲート長を大きくする技術
においては、公知の技術でない以下の課題があることを
本発明者は新たに見出した。
【０００４】すなわち、電界効果トランジスタのスケー
リングにより、入力初段の電界効果トランジスタも大き
なゲート長を確保することが困難となりつつあり、ホッ
トキャリア耐性が劣化する問題がある。特に、本発明者
らの実験結果による検討によれば、入力初段におけるｐ
チャネル型の電界効果トランジスタのＮＢＴ（Negative
Bias Temperature）劣化が深刻であり、ホットキャリ
ア耐性が大幅に劣化する問題があることを初めて見出し
た。これは、入力初段のｐチャネル型の電界効果トラン
ジスタでは、その入力にＴＴＬ（Transisitor-Transisi
tor Logic）信号等の入力信号が直接印加されると、Ｎ
ＢＴストレスとホットキャリアストレスとが交流（Alte
rnating Current;以下、ＡＣという）動作で交互に印加
される結果、ｐチャネル型の電界効果トランジスタのホ
ットキャリア劣化がさらに加速されるためと考えられ
る。このようなホットキャリア劣化は、ＮＢＴ劣化と同
様にゲート長依存性が小さく、ゲート長を大きくするだ
けではホットキャリア耐性の確保が困難である。
【０００５】本発明の目的は、複数の電界効果トランジ
スタを備える半導体装置のホットキャリア耐性を向上さ
せることのできる技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明は、外部からの入力信号
を直接受ける第１の電界効果トランジスタのドレイン構
造をホットキャリア耐性の良好な構造とし、それ以外の
電界効果トランジスタのドレイン構造とは異なるように
したものである。
【０００９】また、本発明は、外部からの入力信号を直
接受ける第１の電界効果トランジスタのドレイン構造は
短チャネル効果抑制用の半導体領域を有せず、それ以外
の電界効果トランジスタのドレイン構造は短チャネル効
果抑制用の半導体領域を有するものである。
【００１０】
【発明の実施の形態】本願発明を詳細に説明する前に、
本願における用語の意味を説明すると次の通りである。
【００１１】１．ウエハとは、集積回路の製造に用いる
半導体基板、サファイア基板、ガラス基板、その他の絶
縁、反絶縁または半導体並びにそれらの複合的基板を言
う。複合的基板には、例えば絶縁層上に素子形成用の半
導体層を設けてなるＳＯＩ（Silicon On Insulator）基
板や半導体基板の表面にエピタキシャル層を設けてなる
エピタキシャルウエハを含む。
【００１２】２．半導体装置または半導体集積回路装置
というときは、シリコンウエハやサファイア基板等の半
導体または絶縁体基板上に作られるものだけでなく、特
に、そうでない旨明示された場合を除き、ＴＦＴ（Thin
-Film-Transistor）およびＳＴＮ（Super-Twisted-Nema
tic）液晶等のようなガラス等の他の絶縁基板上に作ら
れるもの等も含むものとする。
【００１３】３．デバイス面とは、ウエハの主面であっ
て、その面にリソグラフィにより、複数のチップ領域に
対応するデバイスパターンが形成される面を言う。
【００１４】４．電界効果トランジスタのドレイン構造
とは、電界効果トランジスタのドレインを形成する構造
であって、そのドレイン用の半導体領域の他に、本願で
は短チャネル効果抑制用の半導体領域を含む。
【００１５】５．短チャネル効果抑制用の半導体領域と
は、ポケット領域、パンチスルーストッパ領域またはハ
ロー領域とも呼ばれ、電界効果トランジスタのソース用
の半導体領域およびドレイン用の半導体領域間のリーク
電流を抑制または防止するための領域を言う。
【００１６】６．エクステンション領域とは、上記電界
効果トランジスタのドレイン構造に含まれる領域であっ
て、上記ドレイン用の半導体領域の一部を構成する領域
でもある。電界効果トランジスタのチャネルに隣接する
ように配置される。ＬＤＤ（Lightly Doped Drain）領
域とも呼ばれ、上記ドレイン用の半導体領域において、
相対的に不純物濃度が低いのが一般的である。
【００１７】７．酸窒化膜とは、半導体基板とゲート絶
縁膜との界面に所定量の窒素が存在する膜構造を言う。
【００１８】８．表面チャネルとは、回路動作条件下に
おいて、トランジスタにゲート電圧を印加した際に、チ
ャネル電流が半導体基板の表面を流れる構造を言う。
【００１９】９．バーンインテスト（Burn In Test）：
バイアスストレス試験または高温バイアス試験の一種で
あって、温度加速と実使用に近い電界加速を組み合わせ
て行う加速試験である。通常、半導体装置製造における
スクリーニング工程として、温度および電圧ストレスを
印加しストレスを加速し、初期不良品を除去するための
試験を言う。劣化原因を物理的、時間的に加速し、短時
間で結果を出すことができる。スタティックバーンイン
と、ダイナミックバーンインとがある。スタティックバ
ーンインは、半導体装置を高温下において、定格もしく
はそれを越える電源電圧を印加し、半導体装置に電流を
流して、温度および電圧ストレスを半導体装置に加えて
スクリーニングを行う。ダイナミックバーンインは、半
導体装置を高温下において、定格若しくはそれを越える
電源電圧を印加し、半導体装置の入力回路に実動作に近
い信号を印加しながらスクリーニングを行う。
【００２０】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明等の関係にある。
【００２１】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合等を除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でも良い。
【００２２】さらに、以下の実施の形態において、その
構成要素（要素ステップ等も含む）は、特に明示した場
合および原理的に明らかに必須であると考えられる場合
等を除き、必ずしも必須のものではないことは言うまで
もない。
【００２３】同様に、以下の実施の形態において、構成
要素等の形状、位置関係等に言及するときは、特に明示
した場合および原理的に明らかにそうでないと考えられ
る場合等を除き、実質的にその形状等に近似または類似
するもの等を含むものとする。このことは、上記数値お
よび範囲についても同様である。
【００２４】また、本実施の形態を説明するための全図
において同一機能を有するものは同一の符号を付し、そ
の繰り返しの説明は省略する。
【００２５】また、本実施の形態においては、電界効果
トランジスタの一例であるＭＩＳ・ＦＥＴ（Metal Insu
lator Semiconductor Field Effect Transistor）をＭ
ＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳ
と略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略
す。
【００２６】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００２７】（実施の形態１）本実施の形態を説明する
のに先立って、本発明者らが検討した技術において、公
知の技術でない、初めて見出した課題について説明す
る。
【００２８】まず、ＣＭＩＳ（Complementary MIS）イ
ンバータ回路のＶｉＬの定義を図２３により説明する。
図２３の（ａ）は、インバータ回路ＩＮＶ５０を示して
いる。インバータ回路ＩＮＶ５０は、ｐＭＩＳＱｐ５０
およびｎＭＩＳＱｎ５０からなるＣＭＩＳインバータ回
路からなり、その入力には入力端子５２が接続され、そ
の出力には出力端子５３に接続されている。符号のＶｉ
ｎは入力電圧、Ｖｏｕｔは出力電圧、Ｖｃｃは高電位側
の電源電圧を示している。
【００２９】また、図２３の（ｂ）は、インバータ回路
ＩＮＶ５０の出力波形を示している。入力電圧Ｖｉｎの
うちの電圧ＶｉＬは、ハイ（ｈｉｇｈ）＝“１”出力が
得られる最大の入力電圧を示している。すなわち、入力
電圧Ｖｉｎが、０≦Ｖｉｎ≦ＶｉＬの時、出力電圧Ｖｏ
ｕｔは“１”となる。一方、入力電圧Ｖｉｎのうちの電
圧ＶｉＨは、ロウ（Ｌｏｗ）＝“０”出力が得られる最
小の入力電圧を示しており、入力電圧Ｖｉｎが、ＶｉＨ
≦Ｖｉｎ≦Ｖｃｃの時、出力電圧Ｖｏｕｔは“０”とな
る。
【００３０】図２４は、バーンインテストの一例を示し
ている。インバータ回路ＩＮＶ５０の電源端子に、例え
ば４．６Ｖ程度（一定）の電源電圧Ｖｃｃを印加した状
態で、インバータ回路ＩＮＶ５０の入力端子５２に、例
えば０〜３．８Ｖ動作幅の矩形波のＴＴＬ信号を印加
し、ＴＴＬ動作ストレスを加えて試験を行う。図２５
は、上記バーンインテスト前後のｐＭＩＳＱｐ５０にお
ける入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの波形を
示している。バーンインテストの前後で電圧ＶｉＬが変
動している。電圧ＶｉＬ１は試験前、電圧ＶｉＬ２は試
験後の電圧ＶｉＬをそれぞれ示している。これは、ｐＭ
ＩＳＱｐ５０の電気的特性（相互コンダクタンスｇｍお
よびソース・ドレイン電流（駆動電流）Ｉｄｓ等）の劣
化と推定される。
【００３１】本発明者らは、このバーンインテストにお
けるｐＭＩＳＱｐ５０の電気的特性劣化について検討し
た。図２６は、上記バーンインテストによるｐＭＩＳＱ
ｐ５０に実効的に印加されるストレスの一例を示してい
る。
【００３２】図２６の（ａ）は、上記バーンインテスト
時にｐＭＩＳＱｐ５０に印加される電圧波形を示してい
る。破線の波形は、ｐＭＩＳＱｐ５０のゲート、ソース
間に印加される電圧Ｖｇｓの波形、実線の波形は、ｐＭ
ＩＳＱｐ５０のソース、ドレイン間に印加される電圧Ｖ
ｄｓの波形を示している。図２６（ａ）に示すように、
時間の経過に沿ってホットキャリア（ＨＣ）ストレス
と、ＮＢＴストレスとがＡＣ動作で交互にｐＭＩＳＱｐ
５０に加わる。
【００３３】また、図２６の（ｂ）、（ｃ）は、そのバ
ーンインテスト時にｐＭＩＳＱｐ５０に加わるホットキ
ャリアストレス条件およびＮＢＴストレス条件を示して
いる。ｐＭＩＳＱｐ５０のソース、ドレインは、半導体
基板５４のｎウエル５５の領域に形成されている。ｐＭ
ＩＳＱｐ５０のソース用の半導体領域５６Ｓおよびドレ
イン用の半導体領域５６Ｄは、それぞれエクステンショ
ン領域５６Ｓ１，５６Ｄ１およびｐ+型の半導体領域５
６Ｓ２，５６Ｄ２を有している。エクステンション領域
５６Ｓ１，５６Ｄ１の不純物濃度は、ｐ+型の半導体領
域５６Ｓ２，５６Ｄ２の不純物濃度よりも低い。このエ
クステンション領域５６Ｓ１，５６Ｄ１の下方には、ｎ
型の短チャネル効果抑制用の半導体領域（ハロー領域）
５７が設けられている。
【００３４】図２６（ｂ）では、ゲート電極５８に−
１．２Ｖ程度のゲート電圧Ｖｇが印加され、ドレインに
−４．６Ｖ程度のドレイン電圧Ｖｄが印加される。ｎウ
エル５５とソース用の半導体領域５６Ｓとが接地電位に
電気的に接続された状態となる。また、図２６（ｃ）で
は、ゲート電極に−４．６Ｖ程度のゲート電圧Ｖｇが印
加され、ｎウエル５５、ソースおよびドレイン用の半導
体領域５６Ｓ，５６Ｄが接地電位に電気的に接続された
状態となる。いずれの場合もチャネルで生じたホットキ
ャリアがゲート絶縁膜５９を介してゲート電極５８側に
蓄積される。
【００３５】図２７は、同一ホットキャリアストレス時
間でのドレイン端のホールトラップ数を模式的に示して
いる。図２７（ａ）は、入力に直流的に信号を印加した
場合、（ｂ）は入力に交流的に信号を印加した場合を示
している。交流的な場合の方が、ホールトラップ数が大
となる。また、図２８は、バーンインテストでの劣化の
経時変化を比較した図である。実線が交流的なＴＴＬ信
号を入力に印加した場合を示している。また、波線は直
流的な信号を入力に印加した場合を示している。交流的
な信号を印加した場合は、ＮＢＴストレス条件が加わる
ため、ホールトラップ増大による劣化が加速される。符
号のＺは、ホールとラップ増大に起因する劣化加速を示
している。本発明者らの検討結果によれば、交流的な信
号を入力に印加した場合は、直流的な信号を印加した場
合に比べて、半導体装置の寿命が約１桁程度低下するこ
とが分かった。
【００３６】このように、入力初段のｐＭＩＳでは、そ
の入力にＴＴＬ信号等の入力信号が直接印加されると、
ＮＢＴストレスとホットキャリアストレスとがＡＣ動作
で交互に印加されるため、ホットキャリア劣化がさらに
加速されると想定され、その結果、半導体装置の寿命の
低下が観測された。
【００３７】次に、上記のような課題を解決するための
実施の形態を説明する。図１および図２は、本実施の形
態の半導体チップ（以下、単にチップという）１Ｃの入
出力回路領域Ｉ／Ｏの要部平面図の一例を示している。
図１および図２には、入力回路が例示されている。図１
は、その入力回路を構成するインバータ回路ＩＮＶ１，
ＩＮＶ２ａ，ＩＮＶ２ｂをロジックシンボルで示し、図
２は、そのインバータ回路ＩＮＶ１，ＩＮＶ２ａ，ＩＮ
Ｖ２ｂの構成を詳細に示している。
【００３８】チップ１Ｃは、平面四角形状の半導体の小
片からなり、ここには、チップ１Ｃの外周近傍に複数の
外部端子２が配置された構成が例示されている。もちろ
ん、外部端子２の配置は、これに限定されるものではな
く、例えばチップ１Ｃの中央に配置される構成でも良
い。また、ここでは、入力回路が例示されているので、
外部端子２も入力用の外部端子が例示されている。外部
端子２は、例えばボンディングパッドまたはバンプ電極
で構成される。
【００３９】この外部端子２は、入出力回路領域Ｉ／Ｏ
の直列に接続された複数のインバータ回路ＩＮＶ１，Ｉ
ＮＶ２ａ，ＩＮＶ２ｂ，…を介して内部回路と電気的に
接続されている。本実施の形態においては、この複数の
インバータ回路ＩＮＶ１，ＩＮＶ２ａ，ＩＮＶ２ｂ…の
うち、外部端子２が最初に接続されるインバータ回路Ｉ
ＮＶ１を入力初段のインバータ回路といい、それ以降の
インバータ回路ＩＮＶ２ａ，ＩＮＶ２ｂ，…を次段以降
のインバータ回路という。すなわち、入力初段のインバ
ータ回路ＩＮＶ１は、外部からの入力信号を直接受ける
回路であり、次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂ…は、外部からの信号を直接受けない回路であ
る。次段以降のインバータ回路ＩＮＶ２ａ，ＩＮＶ２
ｂ，…は、初段のインバータ回路ＩＮＶ１に比較して１
０〜１０００倍も数が多くレイアウトルール等の制限も
ある。また、高性能特性を維持するためにも、ゲート長
Ｌｇを大きくできない。
【００４０】これらインバータ回路ＩＮＶ１，ＩＮＶ２
ａ，ＩＮＶ２ｂ，…は、例えばいずれもＣＭＩＳ（Comp
lementary MIS）回路で構成されている。また、同一の
動作電圧で駆動する場合を例示している。ただし、本実
施の形態においては、入力初段のインバータ回路ＩＮＶ
１を構成するｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１（第
１の電界効果トランジスタ）の構造と、次段以降のイン
バータ回路ＩＮＶ２ａ，ＩＮＶ２ｂを構成するｐＭＩＳ
Ｑｐ２およびｎＭＩＳＱｎ２（第２の電界効果トランジ
スタ）の構造とが若干異なる。
【００４１】なお、入力初段のインバータ回路ＩＮＶ１
を構成するｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１は、外
部からの入力信号を直接受ける電界効果トランジスタ
（ＭＩＳ・ＦＥＴ）であり、そのゲート電極６Ａは、外
部端子２に電気的に接続される。また、次段以降のイン
バータ回路ＩＮＶ２ａ，ＩＮＶ２ｂ…のｐＭＩＳＱｐ２
およびｎＭＩＳＱｎ２は、外部からの入力信号を直接受
けない電界効果トランジスタ（ＭＩＳ・ＦＥＴ）であ
る。
【００４２】第１は、入力初段のインバータ回路ＩＮＶ
１のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のドレイン構
造には短チャネル効果抑制用の半導体領域（ハロー領
域）が設けられておらず、次段以降のインバータ回路Ｉ
ＮＶ２ａ，ＩＮＶ２ｂのｐＭＩＳＱｐ２，ｎＭＩＳＱｎ
２のドレイン構造には短チャネル効果抑制用の半導体領
域（ハロー領域）が設けられている。
【００４３】第２は、入力初段のインバータ回路ＩＮＶ
１のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のゲート長Ｌ
ｇは、次段以降のインバータ回路ＩＮＶ２ａ，ＩＮＶ２
ｂのｐＭＩＳＱｐ２，ｎＭＩＳＱｎ２のゲート長Ｌｇよ
りも長くなっている。
【００４４】このように入力初段のインバータ回路ＩＮ
Ｖ１のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のドレイン
構造に短チャネル効果抑制用の半導体領域（ハロー領
域）を設けないことにより、入力初段のインバータ回路
ＩＮＶ１を構成するｐＭＩＳＱｐ１およびｎＭＩＳＱｎ
１（特にｐＭＩＳＱｐ１）では、ドレイン近傍における
内部電界強度を緩和することができるので、上記発明者
らが初めて見出した入力初段のＭＩＳのホットキャリア
の問題を回避でき、そのホットキャリア耐性を向上させ
ることができる。また、入力初段のインバータ回路ＩＮ
Ｖ１を構成するｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２で
は、ゲート長Ｌｇがある程度長く確保されているので、
短チャネル効果を抑制または防止することができる。こ
れらにより、半導体装置の信頼性および寿命を向上させ
ることが可能となる。なお、次段以降のｐＭＩＳＱｐ
２，ｎＭＩＳＱｎ２では、ＴＴＬ動作等の信号が直接入
力されないので、入力初段のインバータ回路ＩＮＶ１と
比較してホットキャリア耐性が高く、短チャネル効果抑
制用の半導体領域を設けても問題が生じない。
【００４５】さらに、上記の効果をチップサイズの増大
や性能の低下を招くことなく実現できる。例えば次段以
降のインバータ回路ＩＮＶ２ａ，ＩＮＶ２ｂ…のｐＭＩ
ＳＱｐ２およびｎＭＩＳＱｎ２に短チャネル効果抑制用
の半導体領域を設けず、ゲート長を長くすることも考え
られるが、そのようにすると、この次段以降のインバー
タ回路ＩＮＶ２ａ，ＩＮＶ２ｂ…は、上記のように入力
初段のインバータ回路ＩＮＶ１と比較して１０〜１００
０倍も数が多くまたレイアウトルール等も制限があるた
め、チップサイズの増大を招く。また、次段以降のイン
バータ回路ＩＮＶＩＮＶ２ａ，ＩＮＶ２ｂ…のｐＭＩＳ
Ｑｐ２およびｎＭＩＳＱｎ２では高性能特性を維持する
必要性があるが、ゲート長を長くすると、それを維持す
ることができなくなる。本実施の形態では、そのような
不具合を生じることがないので、チップサイズの増大や
性能の低下を招くことなく、発明者らが見出したホット
キャリアの問題を回避でき、半導体装置の信頼性および
寿命の向上が可能となる。
【００４６】なお、上記外部端子２は、一般的に、それ
に直接接触された状態で接続されるボンディングワイヤ
またはバンプ電極（突起電極）等を通じて、パッケージ
のリードと電気的に接続され、さらにそのパッケージを
実装する配線基板上の配線を通じて上記チップ１Ｃの外
部の外部装置（あるいは外部回路）の出力と電気的に接
続されるようになっている。
【００４７】図３は、このような入力初段のインバータ
回路ＩＮＶ１と次段のインバータ回路ＩＮＶ２ａとの要
部断面図の一例を示している。
【００４８】上記チップ１Ｃを構成する半導体基板（以
下、単に基板という）１Ｓは、例えばｐ型の単結晶シリ
コンからなり、その主面（デバイス面）から所定の深さ
に渡って、ｎウエルＮＷＬ１，ＮＷＬ２およびｐウエル
ＰＷＬ１，ＰＷＬ２と称する半導体領域が形成されてい
る。ｎウエルＮＷＬ１，ＮＷＬ２には、例えばリン
（Ｐ）またはヒ素（Ａｓ）等のようなｎ型領域を形成す
る不純物が導入され、ｐウエルＰＷＬ１，ＰＷＬ２に
は、例えばホウ素（Ｂ）等のようなｐ型領域を形成する
不純物が導入されている。
【００４９】また、基板１Ｓの主面の分離領域には、例
えば溝型の分離部（トレンチアイソレーション）３が形
成されている。分離部３は、基板１Ｓの主面から所定の
深さに掘られた溝内に、例えば酸化シリコン等のような
絶縁膜が埋め込まれることで形成されている。分離部３
は、溝型の分離部３に限定されるものではなく種々変更
可能であり、例えばロコス（ＬＯＣＯＳ；Local Oxidiz
ation of Silicon）法によって形成された酸化シリコン
等からなるフィールド絶縁膜としても良い。
【００５０】そして、この分離部３で囲まれたｎウエル
ＮＷＬ１，ＮＷＬ２およびｐウエルＰＷＬ１，ＰＷＬ２
の活性領域には、それぞれ上記入力初段のインバータ回
路ＩＮＶ１のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１、次
段のインバータ回路ＩＮＶ２ａ，ＩＮＶ２ｂのｐＭＩＳ
Ｑｐ２，Ｑｎ２が形成されている。
【００５１】入力初段のインバータ回路ＩＮＶ１を構成
するｐＭＩＳＱｐ１は、ソースおよびドレイン用の一対
の半導体領域４と、ゲート絶縁膜５と、ゲート電極６Ａ
とを有している。このｐＭＩＳＱｐ１のチャネルは、例
えば一対の半導体領域４の間の基板１Ｓにおいて、ゲー
ト電極６Ａ下のゲート絶縁膜５と基板１Ｓとの界面部分
に形成される（表面チャネル）。ｐＭＩＳＱｐ１のゲー
ト長は、例えば０．５μｍ程度である。
【００５２】半導体領域４は、エクステンション領域４
ａと、ｐ+型の半導体領域４ｂとを有している。エクス
テンション領域４ａは、ｐＭＩＳＱｐ１のチャネルに隣
接するように配置されている。ｐ+型の半導体領域４ｂ
は、エクステンション領域４ａ分だけ上記チャネルから
離れた位置に配置されている。エクステンション領域４
ａおよびｐ+型の半導体領域４ｂには、例えば同一導電
型の半導体領域を形成するホウ素が導入されているが、
その不純物濃度は、エクステンション領域４ａの方が、
ｐ+型の半導体領域４ｂよりも薄くなるように設定され
ている。このエクステンション領域４ａは、上記チャネ
ルとｐ+型の半導体領域４ｂとを接続する機能と、ホッ
トキャリアの発生を抑制する機能とを有している。上記
したように入力初段のｐＭＩＳＱｐのドレイン構造に
は、短チャネル効果抑制用の半導体領域（ハロー領域）
は設けられていない。
【００５３】ゲート絶縁膜５は、例えば酸化シリコン膜
からなる。また、ゲート絶縁膜５を酸窒化膜としても良
い。これにより、ホットキャリア耐性を向上させること
が可能となる。また、ゲート電極６Ａ中に導入されたホ
ウ素等のような不純物がゲート絶縁膜５を透過して基板
１Ｓに拡散する現象を抑制または防止することが可能と
なる。
【００５４】ゲート電極６Ａは、例えばｐ型の低抵抗ポ
リシリコンからなる。ゲート電極６Ａには、例えばホウ
素が導入されている。このゲート電極６Ａは、配線を通
じて上記外部端子２と電気的に接続されている。ゲート
電極６Ａは、低抵抗ポリシリコンの単体膜に限定される
ものではなく種々変更可能である。例えばｐ型の低抵抗
ポリシリコン膜上に、コバルトシリサイド（ＣｏＳ
ｉx）を形成した、いわゆるポリサイドゲート構造とし
ても良い。このコバルトシリサイドに変えてチタンシリ
サイド（ＴｉＳｉx）やタングステンシリサイド（ＷＳ
ｉx）を採用することもできるが、コバルトシリサイド
の方が抵抗を低減できる。また、ｐ型の低抵抗ポリシリ
コン膜上に窒化チタン（ＷＮ）等のようなバリア膜を介
してタングステン（Ｗ）膜を堆積した、いわゆるポリメ
タルゲート構造としても良い。この場合、ゲート電極６
Ａの抵抗およびゲート電極６Ａと配線との接触抵抗を大
幅に低減することができる。
【００５５】入力初段のインバータ回路ＩＮＶ１を構成
するｎＭＩＳＱｎ１は、ソースおよびドレイン用の一対
の半導体領域７と、ゲート絶縁膜５と、ゲート電極６Ｂ
とを有している。このｎＭＩＳＱｎ１のチャネルは、例
えば一対の半導体領域７の間の基板１Ｓにおいて、ゲー
ト電極６Ｂ下のゲート絶縁膜５と基板１Ｓとの界面部分
に形成される（表面チャネル）。ｎＭＩＳＱｎ１のゲー
ト長は、例えば０．５μｍ程度である。
【００５６】半導体領域７は、エクステンション領域７
ａと、ｎ+型の半導体領域７ｂとを有している。エクス
テンション領域７ａは、ｎＭＩＳＱｎ１のチャネルに隣
接するように配置されている。ｎ+型の半導体領域７ｂ
は、エクステンション領域７ａ分だけ上記チャネルから
離れた位置に配置されている。エクステンション領域７
ａおよびｎ+型の半導体領域７ｂには、例えば同一導電
型の半導体領域を形成するリンまたはヒ素が導入されて
いるが、その不純物濃度は、エクステンション領域７ａ
の方が、ｎ+型の半導体領域７ｂよりも薄くなるように
設定されている。このエクステンション領域７ａは、上
記チャネルとｎ+型の半導体領域７ｂとを接続する機能
と、ホットキャリアの発生を抑制する機能とを有してい
る。上記したように入力初段のｎＭＩＳＱｎのドレイン
構造には、短チャネル効果抑制用の半導体領域（ハロー
領域）は設けられていない。
【００５７】ゲート電極６Ｂは、例えばｎ型の低抵抗ポ
リシリコンからなる。ゲート電極６Ｂには、例えばリン
またはヒ素が導入されている。このゲート電極６Ｂは、
配線を通じて上記外部端子２およびｐＭＩＳＱｐ１のゲ
ート電極６Ａと電気的に接続されている。ゲート電極６
Ｂは、上記ゲート電極６Ａと同様に、ポリサイドゲート
構造やポリメタルゲート構造としても良い。その場合、
最下層の低抵抗ポリシリコン膜をｎ型とする。
【００５８】次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂを構成するｐＭＩＳＱｐ２は、ソースおよびド
レイン用の一対の半導体領域８と、ゲート絶縁膜５と、
ゲート電極６Ｃとを有している。このｐＭＩＳＱｐ２の
チャネルは、例えば一対の半導体領域８の間の基板１Ｓ
において、ゲート電極６Ｃ下のゲート絶縁膜５と基板１
Ｓとの界面部分に形成される（表面チャネル）。ｐＭＩ
ＳＱｐ２のゲート長は、例えば０．４μｍ程度である。
【００５９】半導体領域８は、エクステンション領域８
ａと、ｐ+型の半導体領域８ｂとを有している。エクス
テンション領域８ａは、ｐＭＩＳＱｐ２のチャネルに隣
接するように配置されている。ｐ+型の半導体領域８ｂ
は、エクステンション領域８ａ分だけ上記チャネルから
離れた位置に配置されている。エクステンション領域８
ａおよびｐ+型の半導体領域８ｂには、例えば同一導電
型の半導体領域を形成するホウ素が導入されているが、
その不純物濃度は、エクステンション領域８ａの方が、
ｐ+型の半導体領域８ｂよりも薄くなるように設定され
ている。このエクステンション領域８ａは、上記チャネ
ルとｐ+型の半導体領域８ｂとを接続する機能と、ホッ
トキャリアの発生を抑制する機能とを有している。この
エクステンション領域８ａの不純物濃度は、上記入力初
段のｐＭＩＳＱｐ１のエクステンション領域４ａの不純
物濃度とほぼ等しい。これにより、入力初段のｐＭＩＳ
Ｑｐ１のチャネル抵抗を、次段のｐＭＩＳＱｐ２のチャ
ネル抵抗とほぼ同じにできるので、ｐＭＩＳＱｐ１の駆
動電流を向上でき、ｐＭＩＳＱｐ１の動作速度を向上さ
せることができる。
【００６０】上記したように次段以降のｐＭＩＳＱｐ２
のドレイン構造は、短チャネル効果抑制用の半導体領域
（ハロー領域）９ａを有している。短チャネル効果抑制
用の半導体領域９ａは、例えばリンまたはヒ素等のよう
な不純物が導入されて、ソースおよびドレイン用の一対
の半導体領域８とは逆の導電型のｎ型の半導体領域から
なり、その不純物濃度のピーク位置がエクステンション
領域８ａの下方に配置されるように部分的に設けられて
いる。短チャネル効果抑制用の半導体領域９ａの不純物
濃度は、ｎウエルＮＷＬ２の不純物濃度よりも高く設定
されている。
【００６１】このような短チャネル効果抑制用の半導体
領域９ａを設けたことにより、ｐＭＩＳＱｐ２の短チャ
ネル効果を抑制または防止することが可能となってい
る。ゲート電極６Ｃは、配線を通じて入力初段のインバ
ータ回路ＩＮＶ１の出力（ｐＭＩＳＱｐ１の半導体領域
４およびｎＭＩＳＱｎ１の半導体領域７）と電気的に接
続されている。なお、ゲート電極６Ｃの構造は、上記入
力初段のｐＭＩＳＱｐ１のゲート電極６Ａと同じなので
説明を省略する。
【００６２】次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂを構成するｎＭＩＳＱｎ２は、ソースおよびド
レイン用の一対の半導体領域１０と、ゲート絶縁膜５
と、ゲート電極６Ｄとを有している。このｎＭＩＳＱｎ
２のチャネルは、例えば一対の半導体領域１０の間の基
板１Ｓにおいて、ゲート電極６Ｄ下のゲート絶縁膜５と
基板１Ｓとの界面部分に形成される（表面チャネル）。
ｎＭＩＳＱｎ２のゲート長は、例えば０．４μｍ程度で
ある。
【００６３】半導体領域１０は、エクステンション領域
１０ａと、ｎ+型の半導体領域１０ｂとを有している。
エクステンション領域１０ａは、ｎＭＩＳＱｎ２のチャ
ネルに隣接するように配置されている。ｎ+型の半導体
領域１０ｂは、エクステンション領域１０ａ分だけ上記
チャネルから離れた位置に配置されている。エクステン
ション領域１０ａおよびｎ+型の半導体領域１０ｂに
は、例えば同一導電型の半導体領域を形成するリンまた
はヒ素が導入されているが、その不純物濃度は、エクス
テンション領域１０ａの方が、ｎ+型の半導体領域１０
ｂよりも薄くなるように設定されている。このエクステ
ンション領域１０ａは、上記チャネルとｎ +型の半導体
領域１０ｂとを接続する機能と、ホットキャリアの発生
を抑制する機能とを有している。このエクステンション
領域１０ａの不純物濃度は、上記入力初段のｎＭＩＳＱ
ｎ１のエクステンション領域７ａの不純物濃度とほぼ等
しい。これにより、入力初段のｎＭＩＳＱｎ１のチャネ
ル抵抗を、次段のｎＭＩＳＱｎ２のチャネル抵抗とほぼ
同じにできるので、ｎＭＩＳＱｎ１の駆動電流を向上で
き、ｎＭＩＳＱｎ１の動作速度を向上させることができ
る。
【００６４】上記したように次段以降のｎＭＩＳＱｎ２
のドレイン構造は、短チャネル効果抑制用の半導体領域
（ハロー領域）９ｂを有している。短チャネル効果抑制
用の半導体領域９ｂは、例えばホウ素等のような不純物
が導入されて、ソースおよびドレイン用の一対の半導体
領域１０とは逆の導電型のｐ型の半導体領域からなり、
その不純物濃度のピーク位置がエクステンション領域１
０ａの下方に配置されるように部分的に設けられてい
る。短チャネル効果抑制用の半導体領域９ｂの不純物濃
度は、ｐウエルＰＷＬ２の不純物濃度よりも高く設定さ
れている。
【００６５】このような短チャネル効果抑制用の半導体
領域９ｂを設けたことにより、ｎＭＩＳＱｎ２の短チャ
ネル効果を抑制または防止することが可能となってい
る。ゲート電極６Ｄは、配線を通じてｐＭＩＳＱｐ２の
ゲート電極６Ｃおよび入力初段のインバータ回路ＩＮＶ
１の出力（ｐＭＩＳＱｐ１の半導体領域４およびｎＭＩ
ＳＱｎ１の半導体領域７）と電気的に接続されている。
なお、ゲート電極６Ｄの構造は、上記入力初段のｎＭＩ
ＳＱｎ１のゲート電極６Ｂと同じなので説明を省略す
る。
【００６６】このようなｐＭＩＳＱｐ１，Ｑｐ２および
ｎＭＩＳＱｎ１，Ｑｎ２のゲート電極６Ａ〜６Ｄの側面
には、例えば酸化シリコン膜からなるサイドウォール１
１が形成されている。また、基板１Ｓの主面上には、例
えば酸化シリコンからなる層間絶縁膜１２が堆積されて
いる。
【００６７】次に、本実施の形態の半導体装置の製造方
法を図４〜図１３により説明する。図４は、その半導体
装置の製造工程中における要部断面図である。この段階
では、基板１Ｓは、例えば平面円形状のウエハとなって
いる。基板１Ｓには、既にｎウエルＮＷＬ１，ＮＷＬ２
およびｐウエルＰＷＬ１，ＰＷＬ２が形成されている。
また、基板１Ｓの主面の分離領域には、溝型の分離部３
が形成されている。また、分離部３で囲まれる活性領域
には、例えば酸化シリコン膜からなるゲート絶縁膜５が
形成されている。ゲート絶縁膜５を酸窒化膜とする場合
には、例えばシリコン酸化膜からなるゲート絶縁膜を形
成した後、基板１Ｓに対して、例えばＮＯ（酸化窒素）
あるいはＮ2Ｏ（亜酸化窒素）等の雰囲気中で熱処理を
施して、ゲート絶縁膜３と基板１Ｓとの界面に窒素を偏
析させる（酸窒化膜）。これにより、ホットキャリアを
抑制することができ、極薄のゲート絶縁膜３の信頼性を
向上させることができる。酸窒化膜の形成方法は、これ
に限定されるものではなく種々変更可能であり、例えば
シリコン酸化膜からなるゲート絶縁膜を形成した後、窒
素をイオン注入法によって打ち込み熱処理を施すこと
で、ゲート絶縁膜３と半導体基板１Ｓとの界面に窒素を
偏析させても良い。
【００６８】このような基板１Ｓにおいて、まず、図５
に示すように、基板１Ｓの主面上に、例えばポリシリコ
ンからなるゲート電極形成膜６をＣＶＤ法等によって堆
積した後、このゲート電極形成膜６において、ｐＭＩＳ
Ｑｐ１，Ｑｐ２の形成領域には、例えばホウ素をイオン
注入し、ｎＭＩＳＱｎ１，Ｑｎ２の形成領域には、例え
ばリンまたはヒ素をイオン注入する。これにより、ゲー
ト電極形成膜６においてｐＭＩＳ形成領域をｐ型とし、
ｎＭＩＳ形成領域をｎ型とする。その後、ゲート電極形
成膜６上に、ゲート電極形成用のフォトレジストパター
ン（以下、単にレジストパターンという）ＰＲ１を形成
する。
【００６９】次いで、このレジストパターンＰＲ１をエ
ッチングマスクとして、そこから露出するゲート電極形
成膜６をエッチング除去することにより、図６に示すよ
うに、ゲート電極６Ａ〜６Ｄを形成する。その後、図７
に示すように、基板１Ｓの主面上に、次段以降のｐＭＩ
ＳＱｐ２の形成領域が露出され、それ以外の領域が覆わ
れるようなレジストパターンＰＲ２を形成する。その
後、そのレジストパターンＰＲ２をマスクとして、基板
１Ｓに、ｐＭＩＳＱｐ２のエクステンション領域８ａ
（図３参照）を形成すべく、例えば二フッ化ホウ素（Ｂ
Ｆ2）をイオン注入法によって注入する。この際の条件
としては、打ち込みエネルギーが、例えば１〜３０ｋｅ
Ｖ程度、ドーズ量が、例えば１×１０13〜１×１０15／
ｃｍ2程度である。続いて、上記レジストパターンＰＲ
２をマスクとして、基板１Ｓに、ｐＭＩＳＱｐ２の短チ
ャネル効果抑制用の半導体領域９ａ（図３参照）を形成
すべく、例えばリンをイオン注入法によって注入する。
この際の条件としては、打ち込みエネルギーが、例えば
１０〜１００ｋｅＶ程度、ドーズ量が、例えば１×１０
13〜１×１０14／ｃｍ2程度である。
【００７０】次いで、レジストパターンＰＲ２を除去し
た後、図８に示すように、基板１Ｓの主面上に、入力初
段のｐＭＩＳＱｐ１の形成領域が露出され、それ以外の
領域が覆われるようなレジストパターンＰＲ３を形成す
る。その後、そのレジストパターンＰＲ３をマスクとし
て、基板１Ｓに、ｐＭＩＳＱｐ１のエクステンション領
域４ａ（図３参照）を形成すべく、例えばフッ化ホウ素
（ＢＦ2）をイオン注入法によって注入する。この際の
条件は、上記次段以降のｐＭＩＳＱｐ２のエクステンシ
ョン領域８ａの形成時の条件と同じである。
【００７１】次いで、レジストパターンＰＲ３を除去し
た後、図９に示すように、基板１Ｓの主面上に、次段以
降のｎＭＩＳＱｎ２の形成領域が露出され、それ以外の
領域が覆われるようなレジストパターンＰＲ４を形成す
る。その後、そのレジストパターンＰＲ４をマスクとし
て、基板１Ｓに、ｎＭＩＳＱｎ２のエクステンション領
域１０ａ（図３参照）を形成すべく、例えばヒ素（Ａ
ｓ）またはリン（Ｐ）をイオン注入法によって注入す
る。この際の条件としては、打ち込みエネルギーが、例
えば１〜３０ｋｅＶ程度、ドーズ量が、例えば１×１０
13〜１×１０15／ｃｍ2程度である。続いて、上記レジ
ストパターンＰＲ４をマスクとして、基板１Ｓに、ｎＭ
ＩＳＱｎ２の短チャネル効果抑制用の半導体領域９ｂ
（図３参照）を形成すべく、例えばホウ素（Ｂ）または
二フッ化ホウ素（ＢＦ2）をイオン注入法によって注入
する。この際の条件としては、打ち込みエネルギーが、
例えば１０〜１００ｋｅＶ程度、ドーズ量が、例えば１
×１０13〜１×１０15／ｃｍ2程度である。
【００７２】次いで、レジストパターンＰＲ４を除去し
た後、図１０に示すように、基板１Ｓの主面上に、入力
初段のｎＭＩＳＱｎ１の形成領域が露出され、それ以外
の領域が覆われるようなレジストパターンＰＲ５を形成
する。その後、そのレジストパターンＰＲ５をマスクと
して、基板１Ｓに、ｎＭＩＳＱｎ１のエクステンション
領域７ａ（図３参照）を形成すべく、例えばヒ素（Ａ
ｓ）またはリン（Ｐ）をイオン注入法によって注入す
る。この際の条件は、上記次段以降のｎＭＩＳＱｎ２の
エクステンション領域１０ａの形成時の条件と同じであ
る。
【００７３】次いで、レジストパターンＰＲ５を除去し
た後、基板１Ｓの主面上に、例えば酸化シリコンからな
る絶縁膜を堆積した後、これをエッチバックすることに
より、図１１に示すように、ゲート電極６Ａ〜６Ｄの側
面に、例えば５０ｎｍ〜２００ｎｍ程度の厚さのサイド
ウォール１１を形成する。その後、基板１Ｓの主面上
に、ｐＭＩＳＱｐ１，Ｑｐ２の形成領域が露出され、そ
れ以外の領域が覆われるようなレジストパターンＰＲ６
を形成する。その後、上記レジストパターンＰＲ６をマ
スクとして、基板１Ｓに、ｐ+型の半導体領域４ｂ，８
ｂ（図３参照）を形成すべく、例えばホウ素（Ｂ）また
は二フッ化ホウ素（ＢＦ2）をイオン注入法によって注
入する。この際の条件としては、打ち込みエネルギー
が、例えば１０〜１００ｋｅＶ程度、ドーズ量が、例え
ば１×１０13〜５×１０15／ｃｍ2程度である。
【００７４】次いで、レジストパターンＰＲ６を除去
後、図１２に示すように、基板１Ｓの主面上に、ｎＭＩ
ＳＱｎ１，Ｑｎ２の形成領域が露出され、それ以外の領
域が覆われるようなレジストパターンＰＲ７を形成す
る。その後、上記レジストパターンＰＲ７をマスクとし
て、基板１Ｓに、ｎ+型の半導体領域７ｂ，１０ｂ（図
３参照）を形成すべく、例えばヒ素（Ａｓ）またはリン
（Ｐ）をイオン注入法によって注入する。この際の条件
としては、打ち込みエネルギーが、例えば１０〜１００
ｋｅＶ程度、ドーズ量が、例えば５×１０13〜５×１０
15／ｃｍ2程度である。
【００７５】その後、レジストパターンＰＲ７を除去し
て、図１３に示すように、ｐＭＩＳＱｐ１，Ｑｐ２およ
びｎＭＩＳＱｎ１，Ｑｎ２のドレイン構造を形成する。
上記の製造方法では、ｐＭＩＳＱｐ１，Ｑｐ２のドレイ
ン構造を先に形成したが、ｎＭＩＳＱｎ１，Ｑｎ２のド
レイン構造を先に形成しても良い。
【００７６】その後、基板１Ｓの主面上に、例えば酸化
シリコンからなる層間絶縁膜１２をＣＶＤ法等によって
堆積した後、通常の半導体装置の配線形成工程を経て、
外部端子２を形成して、図３等に示した半導体装置を製
造する。
【００７７】（実施の形態２）図１４は、本発明の他の
実施の形態であって、前記図３と同じ箇所の半導体装置
の要部断面図の一例を示している。
【００７８】本実施の形態においては、入力初段のｐＭ
ＩＳＱｐ１およびｎＭＩＳＱｎ１のドレイン構造が、短
チャネル効果抑制用の半導体領域９ｃ，９ｄを有してい
る。
【００７９】ｐＭＩＳＱｐ１の短チャネル効果抑制用の
半導体領域９ｃは、例えばリン（Ｐ）またはヒ素（Ａ
ｓ）が導入されて、ソースおよびドレイン用の一対の半
導体領域４とは逆の導電型のｎ型の半導体領域で構成さ
れている。短チャネル効果抑制用の半導体領域９ｃは、
その不純物濃度のピークがエクステンション領域４ａの
下方に配置されるように部分的に設けられている。
【００８０】ｎＭＩＳＱｎ１の短チャネル効果抑制用の
半導体領域９ｄは、例えばホウ素（Ｂ）が導入されて、
ソースおよびドレイン用の一対の半導体領域７とは逆の
導電型のｐ型の半導体領域で構成されている。短チャネ
ル効果抑制用の半導体領域９ｄは、その不純物濃度のピ
ークがエクステンション領域７ａの下方に配置されるよ
うに部分的に設けられている。
【００８１】このような短チャネル効果抑制用の半導体
領域９ｃ，９ｄを設けたことにより、ｐＭＩＳＱｐ１お
よびｎＭＩＳＱｎ１のゲート長を短くしたとしても、短
チャネル効果を抑制または防止することが可能となる。
これにより、素子集積度の向上と、チップサイズの微細
化とを推進することが可能となる。
【００８２】ただし、本実施の形態においては、入力初
段のｐＭＩＳＱｐ１の短チャネル効果抑制用の半導体領
域９ｃの不純物濃度が、次段以降のｐＭＩＳＱｐ２の短
チャネル効果抑制用の半導体領域９ａの不純物濃度より
も低くなっている。また、入力初段のｎＭＩＳＱｎ１の
短チャネル効果抑制用の半導体領域９ｄの不純物濃度
も、次段以降のｎＭＩＳＱｎ２の短チャネル効果抑制用
の半導体領域９ｂの不純物濃度よりも低くなっている。
これにより、入力初段のｐＭＩＳＱｐ１およびｎＭＩＳ
Ｑｎ１のチャネル領域の内部電界強度を、次段以降のｐ
ＭＩＳＱｐ２およびｎＭＩＳＱｎ２のチャネル領域の内
部電界強度よりも緩和することができるので、前記本発
明者らが初めて見出した入力初段のｐＭＩＳＱｐ１およ
びｎＭＩＳＱｎ１のホットキャリアの問題を回避でき、
そのホットキャリア耐性の向上を図ることができる。
【００８３】また、本実施の形態では、入力初段のｐＭ
ＩＳＱｐ１およびｎＭＩＳＱｎ１のエクステンション領
域４ａ，７ａの不純物濃度が、それぞれ次段以降のｐＭ
ＩＳＱｐ２およびｎＭＩＳＱｎ２のエクステンション領
域８ａ，１０ａと同等とされているので、入力初段のｐ
ＭＩＳＱｐ１およびｎＭＩＳＱｎ１の駆動電流を向上さ
せることができ、ｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１
の動作速度を向上させることができる。
【００８４】このような入力初段のｐＭＩＳＱｐ１の短
チャネル効果抑制用の半導体領域９ｃを形成するには、
前記図８の工程に際して、レジストパターンＰＲ３をマ
スクとして、例えばリンまたはヒ素を基板１Ｓにイオン
注入することで形成すれば良い。この際、短チャネル効
果抑制用の半導体領域９ｃの不純物濃度が、次段以降の
ｐＭＩＳＱｐ２の短チャネル効果抑制用の半導体領域９
ａの不純物濃度よりも低くなるように、不純物のドーズ
量を調整すれば良い。
【００８５】また、入力初段のｎＭＩＳＱｎ１の短チャ
ネル効果抑制用の半導体領域９ｄを形成するには、前記
図１０の工程に際して、レジストパターンＰＲ５をマス
クとして、例えばホウ素（Ｂ）を基板１Ｓにイオン注入
することで形成すれば良い。この際、短チャネル効果抑
制用の半導体領域９ｄの不純物濃度が、次段以降のｎＭ
ＩＳＱｎ２の短チャネル効果抑制用の半導体領域９ｂの
不純物濃度よりも低くなるように、不純物のドーズ量を
調整すれば良い。
【００８６】（実施の形態３）図１５は、本発明の他の
実施の形態であって、前記図３と同じ箇所の半導体装置
の要部断面図の一例を示している。
【００８７】本実施の形態においては、入力初段のｐＭ
ＩＳＱｐ１およびｎＭＩＳＱｎ１のドレイン構造が、短
チャネル効果抑制用の半導体領域９ｅ，９ｆを有してい
る。この入力初段のｐＭＩＳＱｐ１の短チャネル効果抑
制用の半導体領域９ｅは、次段のｐＭＩＳＱｐ２の短チ
ャネル効果抑制用の半導体領域９ａで説明したのと同じ
位置に同じ導電型の不純物が同じ濃度で導入されて部分
的に形成されている。また、この入力初段のｎＭＩＳＱ
ｎ１の短チャネル効果抑制用の半導体領域９ｆは、次段
のｎＭＩＳＱｎ２の短チャネル効果抑制用の半導体領域
９ｂで説明したのと同じ位置に同じ導電型の不純物が同
じ濃度で導入されて部分的に形成されている。このよう
な短チャネル効果抑制用の半導体領域９ｅ，９ｆを設け
たことにより、前記実施の形態２と同様に、ｐＭＩＳＱ
ｐ１およびｎＭＩＳＱｎ１のゲート長を短くしたとして
も、短チャネル効果を抑制または防止することができ、
素子集積度の向上と、チップサイズの微細化とを推進す
ることが可能となる。
【００８８】ただし、本実施の形態においては、入力初
段のｐＭＩＳＱｐ１のエクステンション領域４ａの不純
物濃度が、次段以降のｐＭＩＳＱｐ２のエクステンショ
ン領域８ａの不純物濃度よりも低くなっている。また、
入力初段のｎＭＩＳＱｎ１のエクステンション領域７ａ
の不純物濃度も、次段以降のｎＭＩＳＱｎ２のエクステ
ンション領域１０ａの不純物濃度よりも低くなってい
る。これにより、入力初段のｐＭＩＳＱｐ１およびｎＭ
ＩＳＱｎ１のチャネル領域の内部電界強度を、次段以降
のｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のチャネル領域
の内部電界強度よりも緩和することができるので、前記
本発明者らが初めて見出した入力初段のｐＭＩＳＱｐ１
およびｎＭＩＳＱｎ１のホットキャリアの問題を回避で
き、そのホットキャリア耐性の向上を図ることができ
る。
【００８９】このような入力初段のｐＭＩＳＱｐ１およ
びｎＭＩＳＱｎ１の短チャネル効果抑制用の半導体領域
９ｅ，９ｆを形成するには、前記実施の形態２と同様に
すれば良い。ただし、本実施の形態では、半導体領域９
ｅ，９ｆの形成位置や不純物濃度等が、それぞれ次段以
降のｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２の短チャネル
効果抑制用の半導体領域９ａ，９ｂとほぼ同一となるよ
うにする。また、入力初段のｐＭＩＳＱｐ１およびｎＭ
ＩＳＱｎ１のエクステンション領域４ａ，７ａについて
は、前記実施の形態１で説明したのよりも不純物のドー
ズ量を下げれば良い。
【００９０】このような本実施の形態の変形例として、
前記実施の形態２と同様に、入力初段のｐＭＩＳＱｐ１
およびｎＭＩＳＱｎ１の短チャネル効果抑制用の半導体
領域９ｅ，９ｆの不純物濃度を、それぞれ次段以降のｐ
ＭＩＳＱｐ２およびｎＭＩＳＱｎ２の短チャネル効果抑
制用の半導体領域９ａ，９ｂの不純物濃度よりも低くし
ても良い。この場合、入力初段のｐＭＩＳＱｐ１および
ｎＭＩＳＱｎ１のチャネル領域の内部電界強度を、次段
以降のｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２の内部電界
強度よりもさらに緩和することができるので、前記本発
明者らが初めて見出した入力初段のｐＭＩＳＱｐ１およ
びｎＭＩＳＱｎ１のホットキャリアの問題を回避でき、
そのホットキャリア耐性を本実施の形態３のドレイン構
造よりも向上させることができる。
【００９１】（実施の形態４）本実施の形態４において
は、同一のチップ（基板）に、動作電圧の異なる複数の
ＭＩＳが配置された半導体装置に本発明を適用した場合
について説明する。
【００９２】図１６および図１７は、その半導体装置を
構成するチップ１Ｃの要部平面図を示している。図１６
は、チップ１Ｃに形成された回路をロジックシンボルで
示し、図１７は、そのロジックシンボルの構成を詳細に
示している。ここでは、入出力回路領域Ｉ／Ｏの入力回
路と、内部回路の低電圧系および高電圧系の回路とを示
している。入出力回路領域Ｉ／Ｏの入力回路について
は、前記実施の形態１〜３とほぼ同じである。特に異な
るのは、入力回路における入力初段のインバータ回路Ｉ
ＮＶ１および次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂの動作電圧が、相対的に高いことである。この
動作電圧が相対的に高い高電圧系の回路の高電位側の電
源電圧（第１の動作電圧）は、例えば３．３Ｖ程度であ
る。また、動作電圧が相対的に低い低電圧系の回路の高
電位側の電源電圧（第２の動作電圧）は、例えば１．５
Ｖ程度である。
【００９３】図１６および図１７において、内部回路に
は、低電圧系の回路領域と、高電圧系の回路領域とが例
示されている。また、ここには、例えば低電圧系のイン
バータ回路ＩＮＶ３ａ，ＩＮＶ３ｂ…および高電圧系の
インバータ回路ＩＮＶ４ａ，ＩＮＶ４ｂ…が例示されて
いる。ただし、内部回路に配置される回路は、インバー
タ回路に限定されるものではなく種々変更可能であり、
例えばＮＡＮＤ回路、ＮＯＲ回路、ＡＮＤ回路、ＯＲ回
路およびＥＸＯＲ回路等のような基本的な論理ゲートま
たはこれらを組み合わせることで構成した中規模または
大規模なセル等が配置されている。
【００９４】低電圧系のインバータ回路ＩＮＶ３ａ，Ｉ
ＮＶ３ｂ…は、ＣＭＩＳインバータ回路からなり、ｐＭ
ＩＳＱｐ３およびｎＭＩＳＱｎ３（第３の電界効果トラ
ンジスタ）を有している。また、高電圧系のインバータ
回路ＩＮＶ４ａ，ＩＮＶ４ｂ…も、ＣＭＩＳインバータ
回路からなり、ｐＭＩＳＱｐ４およびｎＭＩＳＱｎ４
（第４の電界効果トランジスタ）を有している。高低い
ずれの電圧系のｐＭＩＳＱｐ３，Ｑｐ４およびｎＭＩＳ
Ｑｎ３，Ｑｎ４もそのドレイン構造に上記短チャネル効
果抑制用の半導体領域（ハロー領域）を有している。ま
た、内部回路における低電圧系のｐＭＩＳＱｐ３および
ｎＭＩＳＱｎ３のゲート長は、動作速度や素子集積度の
向上を図るべく、内部回路における高電圧系のｐＭＩＳ
Ｑｐ４およびｎＭＩＳＱｎ４のゲート長よりも小さく、
全体の中でも最も小さい。この場合の低電圧系および高
電圧系の動作電圧は、前記実施の形態１と同じである。
【００９５】図１８は、図１６の半導体装置の要部断面
図を示している。入出力回路領域Ｉ／Ｏの構造は、前記
実施の形態１とほぼ同じである。特に異なるのは、ゲー
ト絶縁膜５の厚さが、高電圧系と低電圧系とで異なるこ
とである。すなわち、高電圧系のゲート絶縁膜５の方
が、低電圧系のゲート絶縁膜５よりも厚い。これは、高
電圧系では、ゲート絶縁膜５の耐圧を確保する観点から
相対的に厚いことが好ましい一方、低電圧系では動作速
度等のような特性向上を図る観点から相対的に薄いこと
が好ましいからである。相対的に厚いゲート絶縁膜５の
厚さは、例えば８ｎｍ程度である。相対的に薄いゲート
絶縁膜５の厚さは、例えば３．５ｎｍ程度である。
【００９６】ところで、入力初段のインバータ回路ＩＮ
Ｖ１のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１、次段以降
のインバータ回路ＩＮＶ２ａ，ＩＮＶ２ｂおよび内部回
路の一部のインバータ回路ＩＮＶ４ａ，ＩＮＶ４ｂは、
高電圧系であることから相対的にゲート絶縁膜５が厚
い。これは、耐圧を確保する観点からは好ましいが、ゲ
ート絶縁膜５が厚いほど、ホットキャリアの問題も顕著
になる。本実施の形態では、前記実施の形態１と同様の
構造としたことにより、ホットキャリアの問題を回避で
きるので、高電圧系のＭＩＳを有する半導体装置の信頼
性および寿命を向上できる。それ以外は、前記実施の形
態１と同様の効果を得ることが可能となる。
【００９７】図１８には、入出力回路領域Ｉ／Ｏの他、
内部回路の低電圧系のインバータ回路ＩＮＶ３ａ，ＩＮ
Ｖ３ｂ，…が例示されている。
【００９８】内部回路の低電圧系のインバータ回路ＩＮ
Ｖ３ａ，ＩＮＶ３ｂを構成するｐＭＩＳＱｐ３は、ｎウ
エルＮＷＬ３の領域に形成されており、ソースおよびド
レイン用の一対の半導体領域１３と、ゲート絶縁膜５
と、ゲート電極６Ｅとを有している。このｐＭＩＳＱｐ
３のチャネルも表面チャネルとなっている。ｐＭＩＳＱ
ｐ３のゲート長は、例えば０．２０〜０．０８μｍ程度
である。なお、ｎウエルＮＷＬ３は、ｎウエルＮＷＬ１
と同じである。
【００９９】半導体領域１３は、エクステンション領域
１３ａと、ｐ+型の半導体領域１３ｂとを有している。
エクステンション領域１３ａは、ｐＭＩＳＱｐ３のチャ
ネルに隣接するように配置されている。ｐ+型の半導体
領域１３ｂは、エクステンション領域１３ａ分だけ上記
チャネルから離れた位置に配置されている。エクステン
ション領域１３ａおよびｐ+型の半導体領域１３ｂに
は、例えば同一導電型の半導体領域を形成するホウ素が
導入されているが、その不純物濃度は、エクステンショ
ン領域１３ａの方が、ｐ+型の半導体領域１３ｂよりも
薄くなるように設定されている。このエクステンション
領域１３ａの機能は、前記エクステンション領域８ａ等
と同じである。このエクステンション領域１３ａおよび
ｐ+型の半導体領域１３ｂは、前記入力初段のｐＭＩＳ
Ｑｐ１のエクステンション領域４ａおよびｐ+型の半導
体領域４ｂと同様に形成されている。なお、内部回路の
エクステンション領域１３ａの不純物濃度を入出力回路
領域Ｉ／Ｏのエクステンション領域４ａの不純物濃度よ
りも高くしても良い。
【０１００】ただし、内部回路のインバータ回路ＩＮＶ
３ａ，３ｂを構成するｐＭＩＳＱｐ３のドレイン構造
は、短チャネル効果抑制用の半導体領域（ハロー領域）
９ｇを有している。短チャネル効果抑制用の半導体領域
９ｇは、前記次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂ，…におけるｐＭＩＳＱｐ２の短チャネル効果
抑制用の半導体領域９ａと同様に形成されている。この
ような短チャネル効果抑制用の半導体領域９ｇを設けた
ことにより、ゲート長が最も小さい内部回路のｐＭＩＳ
Ｑｐ３の短チャネル効果を抑制または防止することが可
能となっている。なお、内部回路の短チャネル効果抑制
用の半導体領域（ハロー領域）９ｇの不純物濃度を入出
力回路領域Ｉ／Ｏの短チャネル効果抑制用の半導体領域
９ａの不純物濃度よりも高くしても良い。
【０１０１】また、上記したようにｐＭＩＳＱｐ３のゲ
ート絶縁膜５の厚さが、高電圧系のＭＩＳのゲート絶縁
膜５よりも薄い。これにより、ｐＭＩＳＱｐ３の動作速
度の向上を推進できる。ゲート電極６Ｅは、配線を通じ
て次段以降のインバータ回路の出力と電気的に接続され
ている。また、内部回路のインバータ回路ＩＮＶ３ａ，
３ｂ，…の出力は、さらに後段の論理ゲート等と電気的
に接続されている。なお、ゲート電極６Ｅの構造および
形成方法は、上記入力初段のｐＭＩＳＱｐ１のゲート電
極６Ａと同じなので説明を省略する。
【０１０２】内部回路のインバータ回路ＩＮＶ３ａ，Ｉ
ＮＶ３ｂを構成するｎＭＩＳＱｎ３は、ｐウエルＰＷＬ
３に形成されており、ソースおよびドレイン用の一対の
半導体領域１４と、ゲート絶縁膜５と、ゲート電極６Ｆ
とを有している。このｎＭＩＳＱｎ３のチャネルも表面
チャネルとなっている。ｎＭＩＳＱｎ３のゲート長は、
例えば０．２０〜０．０８μｍ程度である。なお、ｐウ
エルＰＷＬ３は、ｐウエルＰＷＬ１と同じである。
【０１０３】半導体領域１４は、エクステンション領域
１４ａと、ｎ+型の半導体領域１４ｂとを有している。
エクステンション領域１４ａは、ｎＭＩＳＱｎ４のチャ
ネルに隣接するように配置されている。ｎ+型の半導体
領域１４ｂは、エクステンション領域１４ａ分だけ上記
チャネルから離れた位置に配置されている。エクステン
ション領域１４ａおよびｎ+型の半導体領域１４ｂに
は、例えば同一導電型の半導体領域を形成するリンまた
はヒ素が導入されているが、その不純物濃度は、エクス
テンション領域１４ａの方が、ｎ+型の半導体領域１４
ｂよりも薄くなるように設定されている。このエクステ
ンション領域１４ａの機能は、前記エクステンション領
域１０ａ等と同じである。このエクステンション領域１
４ａおよびｎ+型の半導体領域１４ｂは、前記入力初段
のｎＭＩＳＱｎ１のエクステンション領域７ａおよびｎ
+型の半導体領域７ｂと同様に形成されている。なお、
内部回路のエクステンション領域１４ａの不純物濃度を
入出力回路領域Ｉ／Ｏのエクステンション領域７ａの不
純物濃度よりも高くしても良い。
【０１０４】ただし、内部回路のインバータ回路ＩＮＶ
３ａ，３ｂを構成するｎＭＩＳＱｎ３のドレイン構造
は、短チャネル効果抑制用の半導体領域（ハロー領域）
９ｈを有している。短チャネル効果抑制用の半導体領域
９ｈは、前記次段以降のインバータ回路ＩＮＶ２ａ，Ｉ
ＮＶ２ｂ，…におけるｎＭＩＳＱｎ２の短チャネル効果
抑制用の半導体領域９ｂと同様に形成されている。この
ような短チャネル効果抑制用の半導体領域９ｈを設けた
ことにより、ゲート長が最も小さい内部回路のｎＭＩＳ
Ｑｎ３の短チャネル効果を抑制または防止することが可
能となっている。なお、内部回路の短チャネル効果抑制
用の半導体領域（ハロー領域）９ｈの不純物濃度を入出
力回路領域Ｉ／Ｏの短チャネル効果抑制用の半導体領域
９ｂの不純物濃度よりも高くしても良い。
【０１０５】また、上記したようにｎＭＩＳＱｎ３のゲ
ート絶縁膜５の厚さが、高電圧系のＭＩＳのゲート絶縁
膜５よりも薄い。これにより、ｎＭＩＳＱｎ３の動作速
度の向上を推進できる。ゲート電極６Ｆは、配線を通じ
て次段以降のインバータ回路の出力と電気的に接続され
ている。また、内部回路のインバータ回路ＩＮＶ３ａ，
３ｂ，…の出力は、さらに後段の論理ゲート等と電気的
に接続されている。なお、ゲート電極６Ｆの構造および
形成方法は、上記入力初段のｐＭＩＳＱｐ１のゲート電
極６Ａと同じなので説明を省略する。
【０１０６】なお、内部回路の高電圧系のインバータ回
路ＩＮＶ４ａ，ＩＮＶ４ｂ，…を構成するｐＭＩＳＱｐ
４およびｎＭＩＳＱｎ４は、次段以降のインバータ回路
ＩＮＶ２ａ，ＩＮＶ２ｂ，…のｐＭＩＳＱｐ２およびｎ
ＭＩＳＱｎ２と同じである。
【０１０７】（実施の形態５）図１９は、本発明の他の
実施の形態であって、前記図１８と同じ箇所の半導体装
置の要部断面図の一例を示している。
【０１０８】本実施の形態は、同一のチップ（基板）
に、動作電圧の異なる複数のＭＩＳが配置された半導体
装置に前記実施の形態２で説明した技術を適用したもの
である。すなわち、本実施の形態においては、入力初段
のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１の短チャネル効
果抑制用の半導体領域９ｃ，９ｄの不純物濃度が、それ
ぞれ次段以降のｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２の
短チャネル効果抑制用の半導体領域９ａ，９ｂの不純物
濃度よりも低くなっている。これにより、本実施の形態
によれば、前記実施の形態２および前記実施の形態４で
得られた効果を得ることが可能となる。
【０１０９】（実施の形態６）図２０は、本発明の他の
実施の形態であって、前記図１８と同じ箇所の半導体装
置の要部断面図の一例を示している。
【０１１０】本実施の形態は、同一のチップ（基板）
に、動作電圧の異なる複数のＭＩＳが配置された半導体
装置に、前記実施の形態３で説明した技術を適用したも
のである。すなわち、本実施の形態においては、入力初
段のｐＭＩＳＱｐ１およびｎＭＩＳＱｎ１のエクステン
ション領域４ａ，７ａの不純物濃度が、それぞれ次段以
降のｐＭＩＳＱｐ２およびｎＭＩＳＱｎ２のエクステン
ション領域８ａ，１０ａの不純物濃度よりも低くなって
いる。これにより、本実施の形態によれば、前記実施の
形態３および前記実施の形態４で得られた効果を得るこ
とが可能となる。
【０１１１】また、本実施の形態の変形例として、前記
実施の形態５と同様に、入力初段のｐＭＩＳＱｐ１およ
びｎＭＩＳＱｎ１の短チャネル効果抑制用の半導体領域
９ｅ，９ｆの不純物濃度を、それぞれ次段以降のｐＭＩ
ＳＱｐ２およびｎＭＩＳＱｎ２の短チャネル効果抑制用
の半導体領域９ａ，９ｂの不純物濃度よりも低くしても
良い。これにより、前記実施の形態３の変形例および前
記実施の形態４で得られた効果を得ることが可能とな
る。
【０１１２】（実施の形態７）図２１は、本発明の他の
実施の形態であって、前記図１８と同じ箇所の半導体装
置の要部断面図の一例を示している。
【０１１３】本実施の形態は、図２１に示すように、前
記実施の形態１，４の技術において、短チャネル効果抑
制用の半導体領域９ａ，９ｂ，９ｇ，９ｈが、部分的で
はなく、チャネルの下にも配置されるようにソース・ド
レイン用の半導体領域を橋渡すように延びて形成されて
いる。短チャネル効果抑制用の半導体領域９ａ，９ｂ，
９ｇ，９ｈの形成深さ位置は、前記実施の形態１、４等
で説明したのと同じである。
【０１１４】本実施の形態においても前記実施の形態
１，４と同様の効果を得ることが可能となる。
【０１１５】（実施の形態８）図２２は、本発明の他の
実施の形態であって、前記図１８と同じ箇所の半導体装
置の要部断面図の一例を示している。
【０１１６】本実施の形態は、図２２に示すように、前
記実施の形態２，５の技術において、前記実施の形態７
で説明した技術を適用したものである。すなわち、前記
実施の形態７と同様に、短チャネル効果抑制用の半導体
領域９ａ，９ｂ，９ｇ，９ｈ，９ｃ，９ｄが、部分的で
はなく、チャネルの下にも配置されるようにソース・ド
レイン用の半導体領域を橋渡すように延びて形成されて
いる。短チャネル効果抑制用の半導体領域９ａ，９ｂ，
９ｇ，９ｈ，９ｃ，９ｄの形成深さ位置は、前記実施の
形態２，５等で説明したのと同じである。また、前記実
施の形態２，５で説明したように短チャネル効果抑制用
の半導体領域９ｃ，９ｄの不純物濃度は、それぞれ短チ
ャネル効果抑制用の半導体領域９ａ，９ｂよりも低くな
っている。
【０１１７】したがって、本実施の形態においても前記
実施の形態２，５，７と同様の効果を得ることが可能と
なる。
【０１１８】また、このような短チャネル効果抑制用の
半導体領域９ａ，９ｂ，９ｇ，９ｈ，９ｃ，９ｄの構造
を、前記実施の形態３，６およびそれらの変形例に適用
することもできる。その場合も前記実施の形態３，６お
よびそれらの変形例で得られた効果を得ることができ
る。
【０１１９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１２０】例えば前記実施の形態１〜８においては、
ゲート絶縁膜を酸化シリコン膜または酸窒化膜とした場
合について説明したが、これに限定されるものではな
く、例えば窒化シリコン膜の単体膜、薄い酸化シリコン
膜上に窒化シリコン膜を積み重ねた積層膜あるいは強誘
電体膜や高誘電体膜を用いても良い。
【０１２１】また、前記実施の形態１〜８においては、
ゲート電極がポリシリコン膜または他の導体膜をパター
ニングすることで形成する場合について説明したが、こ
れに限定されるものではなく、例えば層間絶縁膜にゲー
ト電極形成用の溝を掘り、その溝内に導体膜を埋め込む
ことでゲート電極を形成する、いわゆるダマシンゲート
電極としても良い。
【０１２２】また、前記実施の形態１に、前記実施の形
態３の技術を適用しても良い。すなわち、入力初段のイ
ンバータ回路のＭＩＳのソースおよびドレイン用の半導
体領域（特にエクステンション領域）の不純物濃度を、
次段以降のインバータ回路のＭＩＳのソースおよびドレ
イン用の半導体領域（特にエクステンション領域）の不
純物濃度よりも低くしても良い。入力初段のＭＩＳにお
けるチャネルにおける内部電界強度を緩和することがで
きるので、本発明者らが初めて見出したホットキャリア
の問題を回避でき、そのホットキャリア耐性の向上を図
ることができる。
【０１２３】また、前記実施の形態１〜８においては、
入力初段のインバータ回路のｐＭＩＳおよびｎＭＩＳの
両方とも短チャネル効果抑制用の半導体領域を有しない
構造とした場合について説明したが、これに限定される
ものではなく、例えば入力初段のインバータ回路のｐＭ
ＩＳのみ短チャネル効果抑制用の半導体領域を有しない
構造としても良い。
【０１２４】また、前記実施の形態１〜８においては、
ｐＭＩＳのゲート電極をｐ型とし、ｎＭＩＳのゲート電
極をｐ型とした場合に本発明を適用した場合について説
明したが、これに限定されるものではなく、例えばｐＭ
ＩＳのゲート電極をｎ型とし、ｎＭＩＳのゲート電極を
ｐ型とした場合でも本発明を適用できる。
【０１２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である論理回
路を有する半導体装置に適用した場合について説明した
が、それに限定されるものではなく、例えばＤＲＡＭ
（Dynamic Random Access Memory）、ＳＲＡＭ（Static
Random Access Memory）またはフラッシュメモリ（Ｅ
ＥＰＲＯＭ；Electric Erasable Programmable Read On
ly Memory）等のようなメモリ回路を有する半導体装置
あるいは上記メモリ回路とＣＰＵ（Central Processing
Unit）またはプロセッサ等のような論理回路とを同一
半導体基板に設けている混載型の半導体装置にも適用で
きる。
【０１２６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１２７】本発明によれば、外部からの入力信号を直
接受ける第１の電界効果トランジスタのドレイン構造を
ホットキャリア耐性の良好な構造とし、それ以外の電界
効果トランジスタのドレイン構造とは異なるようにした
ことにより、複数の電界効果トランジスタを備える半導
体装置のホットキャリア耐性を向上させることが可能と
なる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の要部
平面図である。
【図２】図１と同等箇所の半導体装置の要部平面図であ
る。
【図３】図１の半導体装置の要部断面図である。
【図４】図１の半導体装置の製造工程中における要部断
面図である。
【図５】図４に続く半導体装置の製造工程中における要
部断面図である。
【図６】図５に続く半導体装置の製造工程中における要
部断面図である。
【図７】図６に続く半導体装置の製造工程中における要
部断面図である。
【図８】図７に続く半導体装置の製造工程中における要
部断面図である。
【図９】図８に続く半導体装置の製造工程中における要
部断面図である。
【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中におけ
る要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中におけ
る要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中におけ
る要部断面図である。
【図１４】本発明の他の実施の形態である半導体装置の
要部断面図である。
【図１５】本発明のさらに他の実施の形態である半導体
装置の要部断面図である。
【図１６】本発明の他の実施の形態である半導体装置の
要部平面図である。
【図１７】図１６と同等箇所の半導体装置の要部平面図
である。
【図１８】図１６の半導体装置の要部断面図である。
【図１９】本発明の他の実施の形態である半導体装置の
要部断面図である。
【図２０】本発明のさらに他の実施の形態である半導体
装置の要部断面図である。
【図２１】本発明の他の実施の形態である半導体装置の
要部断面図である。
【図２２】本発明の他の実施の形態である半導体装置の
要部断面図である。
【図２３】（ａ）および（ｂ）はＣＭＩＳインバータ回
路のＶｉＬの定義の説明図である。
【図２４】バーンインテストの一例の説明図である。
【図２５】上記バーンインテスト前後のｐチャネル型の
ＭＩＳ・ＦＥＴにおける入力電圧に対する出力電圧の波
形図である。
【図２６】（ａ）〜（ｃ）は、バーンインテストによる
ｐチャネル型のＭＩＳ・ＦＥＴに実効的に印加されるス
トレスの一例の説明図である。
【図２７】（ａ）および（ｂ）は、同一ホットキャリア
ストレス時間でのドレイン端のホールトラップ数を模式
的に示す説明図である。
【図２８】バーンインテストによる劣化の経時変化を比
較した説明図である。
【符号の説明】
１Ｃ 半導体チップ １Ｓ 半導体基板 ２ 外部端子 ３ 分離部 ４ 半導体領域 ４ａ エクステンション領域 ４ｂ 半導体領域 ５ ゲート絶縁膜 ６Ａ〜６Ｆ ゲート電極 ７ 半導体領域 ７ａ エクステンション領域 ７ｂ 半導体領域 ８ 半導体領域 ８ａ エクステンション領域 ８ｂ 半導体領域 ９ａ〜９ｆ 短チャネル効果抑制用の半導体領域 １０ 半導体領域 １０ａ エクステンション領域 １０ｂ 半導体領域 １１ サイドウォール １２ 層間絶縁膜 １３ 半導体領域 １３ａ エクステンション領域 １３ｂ 半導体領域 １４ 半導体領域 １４ａ エクステンション領域 １４ｂ 半導体領域 ５２ 入力端子 ５３ 出力端子 ＩＮＶ１ インバータ回路 ＩＮＶ２ａ，ＩＮＶ２ｂ インバータ回路 ＩＮＶ３ａ，ＩＮＶ３ｂ インバータ回路 ＩＮＶ４ａ，ＩＮＶ４ｂ インバータ回路 Ｑｐ１ ｐチャネル型のＭＩＳ・ＦＥＴ（第１の電界効
果トランジスタ） Ｑｐ２ ｐチャネル型のＭＩＳ・ＦＥＴ（第２の電界効
果トランジスタ） Ｑｐ３ ｐチャネル型のＭＩＳ・ＦＥＴ（第３の電界効
果トランジスタ） Ｑｐ４ ｐチャネル型のＭＩＳ・ＦＥＴ（第４の電界効
果トランジスタ） Ｑｎ１ ｎチャネル型のＭＩＳ・ＦＥＴ（第１の電界効
果トランジスタ） Ｑｎ２ ｎチャネル型のＭＩＳ・ＦＥＴ（第２の電界効
果トランジスタ） Ｑｎ３ ｎチャネル型のＭＩＳ・ＦＥＴ（第３の電界効
果トランジスタ） Ｑｎ４ ｎチャネル型のＭＩＳ・ＦＥＴ（第４の電界効
果トランジスタ） ＰＲ１〜ＰＲ７ フォトレジストパターン ＩＮＶ５０ インバータ回路 Ｑｐ５０ ｐチャネル型のＭＩＳ・ＦＥＴ Ｑｎ５０ ｎチャネル型のＭＩＳ・ＦＥＴ Ｖｉｎ 入力電圧 Ｖｏｕｔ 出力電圧 Ｖｃｃ 高電位側の電源電圧 ５４ 基板 ５５ ｎウエル ５６Ｓ 半導体領域 ５６Ｓ１ エクステンション領域 ５６Ｓ２ 半導体領域 ５６Ｄ 半導体領域 ５６Ｄ１ エクステンション領域 ５６Ｄ２ 半導体領域 ５７ 短チャネル効果抑制用の半導体領域 ５８ ゲート電極 ５９ ゲート絶縁膜
フロントページの続き (72)発明者 渡辺 浩三 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 黒田 謙一 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5F048 AA01 AA07 AB04 AB06 AB07 AC01 AC03 BA01 BA16 BB03 BB06 BB07 BB08 BB11 BC05 BC06 BC18 BC20 BD04 BE03 BG12 DA25 5J056 AA03 BB01 BB60 CC00 DD13 DD29 EE11 FF08 HH02

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】 同一の半導体基板に同一電圧で動作する
    複数の電界効果トランジスタのうち、外部からの入力信
    号を直接受ける第１の電界効果トランジスタと、前記外
    部からの入出信号を直接受けない第２の電界効果トラン
    ジスタとのドレイン構造を異なるように構成したことを
    特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記第１の電界効果トランジスタのドレイン構造は、短チ
    ャネル効果抑制用の半導体領域を有せず、前記第２の電
    界効果トランジスタのドレイン構造は、短チャネル効果
    抑制用の半導体領域を有することを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１記載の半導体装置において、前
    記第１の電界効果トランジスタのドレイン構造に第１の
    短チャネル効果抑制用の半導体領域を設け、前記第２の
    電界効果トランジスタのドレイン構造に第２の短チャネ
    ル効果抑制用の半導体領域を設け、前記第１の短チャネ
    ル効果抑制用の半導体領域の不純物濃度を、前記第２の
    短チャネル効果抑制用の半導体領域の不純物濃度よりも
    低くしたことを特徴とする半導体装置。
  4. 【請求項４】 請求項１、２または３記載の半導体装置
    において、前記第１の電界効果トランジスタのドレイン
    用の半導体領域の不純物濃度を、前記第２の電界効果ト
    ランジスタのドレイン用の半導体領域の不純物濃度より
    も低くしたことを特徴とする半導体装置。
  5. 【請求項５】 請求項１〜４のいずれか１項に記載の半
    導体装置において、前記第１、第２の電界効果トランジ
    スタは、入力回路を構成する電界効果トランジスタであ
    ることを特徴とする半導体装置。
  6. 【請求項６】 請求項１〜５のいずれか１項に記載の半
    導体装置において、前記第１の電界効果トランジスタの
    ゲート長は、前記第２の電界効果トランジスタのゲート
    長よりも長いことを特徴とする半導体装置。
  7. 【請求項７】 請求項１〜６のいずれか１項に記載の半
    導体装置において、前記複数の電界効果トランジスタの
    うち、前記第１、第２の電界効果トランジスタの動作電
    圧よりも低い動作電圧の第３の電界効果トランジスタの
    ドレイン構造には短チャネル効果抑制用の半導体領域を
    設けることを特徴とする半導体装置。
  8. 【請求項８】 請求項１〜７のいずれか１項に記載の半
    導体装置において、前記複数の電界効果トランジスタの
    うちのｐチャネル型の電界効果トランジスタのゲート電
    極の導電型をｐ型としたことを特徴とする半導体装置。
  9. 【請求項９】 請求項１〜７のいずれか１項に記載の半
    導体装置において、前記第１の電界効果トランジスタ
    は、ｐチャネル型の電界効果トランジスタであることを
    特徴とする半導体装置。
  10. 【請求項１０】 請求項１〜７のいずれか１項に記載の
    半導体装置において、前記第１の電界効果トランジスタ
    は、ｐチャネル型の電界効果トランジスタおよびｎチャ
    ネル型の電界効果トランジスタを有することを特徴とす
    る半導体装置。
  11. 【請求項１１】 請求項９または１０記載の半導体装置
    において、前記ｐチャネル型の電界効果トランジスタの
    ゲート電極の導電型をｐ型としたことを特徴とする半導
    体装置。
  12. 【請求項１２】 同一の半導体基板に、異なる電圧で動
    作する複数の電界効果トランジスタを備え、前記複数の
    電界効果トランジスタの相対的に動作電圧の高い電界効
    果トランジスタのうち、外部からの入力信号を直接受け
    る第１の電界効果トランジスタと、前記外部からの入出
    信号を直接受けない第２の電界効果トランジスタとのド
    レイン構造を異なるように構成したことを特徴とする半
    導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置におい
    て、前記第１の電界効果トランジスタのドレイン構造
    は、短チャネル効果抑制用の半導体領域を有せず、前記
    第２の電界効果トランジスタのドレイン構造は、短チャ
    ネル効果抑制用の半導体領域を有することを特徴とする
    半導体装置。
  14. 【請求項１４】 請求項１２記載の半導体装置におい
    て、前記第１の電界効果トランジスタのドレイン構造に
    第１の短チャネル効果抑制用の半導体領域を設け、前記
    第２の電界効果トランジスタのドレイン構造に第２の短
    チャネル効果抑制用の半導体領域を設け、前記第１の短
    チャネル効果抑制用の半導体領域の不純物濃度を、前記
    第２の短チャネル効果抑制用の半導体領域の不純物濃度
    よりも低くしたことを特徴とする半導体装置。
  15. 【請求項１５】 請求項１２、１３または１４記載の半
    導体装置において、前記第１の電界効果トランジスタの
    ドレイン用の半導体領域の不純物濃度を、前記第２の電
    界効果トランジスタのドレイン用の半導体領域の不純物
    濃度よりも低くしたことを特徴とする半導体装置。
  16. 【請求項１６】 請求項１２〜１５のいずれか１項に記
    載の半導体装置において、前記第１、第２の電界効果ト
    ランジスタは、入力回路を構成する電界効果トランジス
    タであることを特徴とする半導体装置。
  17. 【請求項１７】 請求項１２〜１６のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタのゲート長は、前記第２の電界効果トランジスタの
    ゲート長よりも長いことを特徴とする半導体装置。
  18. 【請求項１８】 請求項１２〜１７のいずれか１項に記
    載の半導体装置において、前記複数の電界効果トランジ
    スタのうち、相対的に動作電圧の低い第３の電界効果ト
    ランジスタのドレイン構造に短チャネル効果抑制用の半
    導体領域を設けることを特徴とする半導体装置。
  19. 【請求項１９】 請求項１８記載の半導体装置におい
    て、前記第３の電界効果トランジスタは、内部回路を構
    成する電界効果トランジスタであることを特徴とする半
    導体装置。
  20. 【請求項２０】 請求項１９記載の半導体装置におい
    て、前記内部回路には、前記複数の電界効果トランジス
    タの一つであって、前記第３の電界効果トランジスタよ
    りも動作電圧が相対的に高い第４の電界効果トランジス
    タが設けられ、前記第４の電界効果トランジスタのドレ
    イン構造に短チャネル効果抑制用の半導体領域を設ける
    ことを特徴とする半導体装置。
  21. 【請求項２１】 請求項１２〜２０のいずれか１項に記
    載の半導体装置において、前記複数の電界効果トランジ
    スタのうちのｐチャネル型の電界効果トランジスタのゲ
    ート電極の導電型をｐ型としたことを特徴とする半導体
    装置。
  22. 【請求項２２】 請求項１２〜２０のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタは、ｐチャネル型の電界効果トランジスタであるこ
    とを特徴とする半導体装置。
  23. 【請求項２３】 請求項１２〜２０のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタは、ｐチャネル型の電界効果トランジスタおよびｎ
    チャネル型の電界効果トランジスタを有することを特徴
    とする半導体装置。
  24. 【請求項２４】 請求項２２または２３記載の半導体装
    置において、前記ｐチャネル型の電界効果トランジスタ
    のゲート電極の導電型をｐ型としたことを特徴とする半
    導体装置。
  25. 【請求項２５】 同一の半導体基板に、外部からの入力
    信号を直接受けるトランジスタであって、第１の動作電
    圧で駆動する第１の電界効果トランジスタと、前記外部
    からの入出信号を直接受けないトランジスタであって、
    前記第１の動作電圧で駆動する第２の電界効果トランジ
    スタと、前記第１の動作電圧よりも低い第２の動作電圧
    で駆動する第３の電界効果トランジスタとを備え、前記
    第１の電界効果トランジスタには短チャネル効果抑制用
    の半導体領域を設けず、前記第２、第３の電界効果トラ
    ンジスタには短チャネル効果抑制用の半導体領域を設け
    ることを特徴とする半導体装置。
  26. 【請求項２６】 同一の半導体基板に、外部からの入力
    信号を直接受けるトランジスタであって、第１の動作電
    圧で駆動する第１の電界効果トランジスタと、前記外部
    からの入出信号を直接受けないトランジスタであって、
    前記第１の動作電圧で駆動する第２の電界効果トランジ
    スタと、前記第１の動作電圧よりも低い第２の動作電圧
    で駆動する第３の電界効果トランジスタとを備え、前記
    第１の電界効果トランジスタには第１の短チャネル効果
    抑制用の半導体領域を設け、前記第２の電界効果トラン
    ジスタには、前記第１の短チャネル効果抑制用の半導体
    領域よりも不純物濃度の高い第２の短チャネル効果抑制
    用の半導体領域を設けることを特徴とする半導体装置。
  27. 【請求項２７】 請求項２５または２６記載の半導体装
    置において、前記第１の電界効果トランジスタのドレイ
    ン用の半導体領域の不純物濃度を、前記第２の電界効果
    トランジスタのドレイン用の半導体領域の不純物濃度よ
    りも低くしたことを特徴とする半導体装置。
  28. 【請求項２８】 同一の半導体基板に、外部からの入力
    信号を直接受けるトランジスタであって、第１の動作電
    圧で駆動する第１の電界効果トランジスタと、前記外部
    からの入出信号を直接受けないトランジスタであって、
    前記第１の動作電圧で駆動する第２の電界効果トランジ
    スタと、前記第１の動作電圧よりも低い第２の動作電圧
    で駆動する第３の電界効果トランジスタとを備え、前記
    第１の電界効果トランジスタのドレイン用の半導体領域
    の不純物濃度を、前記第２の電界効果トランジスタのド
    レイン用の半導体領域の不純物濃度よりも低くしたこと
    を特徴とする半導体装置。
  29. 【請求項２９】 請求項２５〜２８記載の半導体装置に
    おいて、前記第１、第２の電界効果トランジスタは、入
    力回路を構成する電界効果トランジスタであることを特
    徴とする半導体装置。
  30. 【請求項３０】 請求項２５〜２９記載の半導体装置に
    おいて、前記第３の電界効果トランジスタは、内部回路
    を構成する電界効果トランジスタであることを特徴とす
    る半導体装置。
  31. 【請求項３１】 請求項２５〜２９のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタのゲート長は、前記第２の電界効果トランジスタの
    ゲート長よりも長いことを特徴とする半導体装置。
  32. 【請求項３２】 請求項２５〜３１のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタは、ｐチャネル型の電界効果トランジスタであるこ
    とを特徴とする半導体装置。
  33. 【請求項３３】 請求項２５〜３１のいずれか１項に記
    載の半導体装置において、前記第１の電界効果トランジ
    スタは、ｐチャネル型の電界効果トランジスタおよびｎ
    チャネル型の電界効果トランジスタを有することを特徴
    とする半導体装置。
  34. 【請求項３４】 請求項３２または３３記載の半導体装
    置において、前記ｐチャネル型の電界効果トランジスタ
    のゲート電極の導電型をｐ型としたことを特徴とする半
    導体装置。
  35. 【請求項３５】 以下の工程を有することを特徴とする
    半導体装置の製造方法； （ａ）半導体基板上にゲート絶縁膜を形成する工程、
    （ｂ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｃ）前記半導体基板において、外部からの入力信
    号を直接受ける第１の電界効果トランジスタの形成領域
    には、短チャネル効果抑制用の半導体領域を形成するた
    めの不純物を導入せず、前記外部からの入出信号を直接
    受けない第２の電界効果トランジスタの形成領域には、
    短チャネル効果抑制用の半導体領域を形成するための不
    純物を導入する工程。
  36. 【請求項３６】 以下の工程を有することを特徴とする
    半導体装置の製造方法； （ａ）半導体基板上にゲート絶縁膜を形成する工程、
    （ｂ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｃ）前記半導体基板において、外部からの入力信
    号を直接受ける第１の電界効果トランジスタの形成領域
    に、第１の短チャネル効果抑制用の半導体領域を形成す
    るための不純物を導入する工程、（ｄ）前記半導体基板
    において、前記外部からの入出信号を直接受けない第２
    の電界効果トランジスタの形成領域に、第２の短チャネ
    ル効果抑制用の半導体領域を形成するための不純物を、
    その不純物濃度が、前記第１の短チャネル効果抑制用の
    半導体領域の不純物濃度よりも高くなるように導入する
    工程。
  37. 【請求項３７】 請求項３５または３６記載の半導体装
    置の製造方法において、 前記半導体基板において、外部からの入力信号を直接受
    ける第１の電界効果トランジスタの形成領域に、ソース
    およびドレイン用の半導体領域を形成するための不純物
    を導入する工程、 前記半導体基板において、前記外部からの入出信号を直
    接受けない第２の電界効果トランジスタの形成領域に、
    ソースおよびドレイン用の半導体領域を形成するための
    不純物を、その不純物濃度が、前記第１の電界効果トラ
    ンジスタのソースおよびドレイン用の半導体領域の不純
    物濃度よりも高くなるように導入する工程。
  38. 【請求項３８】 以下の工程を有することを特徴とする
    半導体装置の製造方法； （ａ）半導体基板上にゲート絶縁膜を形成する工程、
    （ｂ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｃ）前記半導体基板において、外部からの入力信
    号を直接受ける第１の電界効果トランジスタの形成領域
    に、ソースおよびドレイン用の半導体領域を形成するた
    めの不純物を導入する工程、（ｄ）前記半導体基板にお
    いて、前記外部からの入出信号を直接受けない第２の電
    界効果トランジスタの形成領域に、ソースおよびドレイ
    ン用の半導体領域を形成するための不純物を、その不純
    物濃度が、前記第１の電界効果トランジスタのソースお
    よびドレイン用の半導体領域の不純物濃度よりも高くな
    るように導入する工程。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347423A (ja) * 2002-05-28 2003-12-05 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US6844573B1 (en) * 2002-08-28 2005-01-18 Advanced Micro Devices, Inc Structure for minimizing hot spots in SOI device
US7459750B2 (en) * 2002-12-10 2008-12-02 Nxp B.V. Integrated half-bridge power circuit
TWI257175B (en) * 2004-11-25 2006-06-21 Chunghwa Picture Tubes Ltd Production of lightly doped drain of low-temperature poly-silicon thin film transistor
CN100447964C (zh) * 2004-11-26 2008-12-31 中华映管股份有限公司 薄膜晶体管的制作方法
US7183159B2 (en) * 2005-01-14 2007-02-27 Freescale Semiconductor, Inc. Method of forming an integrated circuit having nanocluster devices and non-nanocluster devices
US9990459B2 (en) 2016-03-18 2018-06-05 International Business Machines Corporation Checking wafer-level integrated designs for antenna rule compliance
US10346580B2 (en) 2016-03-25 2019-07-09 International Business Machines Corporation Checking wafer-level integrated designs for rule compliance

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3095564B2 (ja) * 1992-05-29 2000-10-03 株式会社東芝 半導体装置及び半導体装置の製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5572480A (en) * 1990-02-09 1996-11-05 Hitachi Ltd. Semiconductor integrated circuit device and process for fabricating the same
KR100199258B1 (ko) * 1990-02-09 1999-06-15 가나이 쓰도무 반도체집적회로장치
JP3474589B2 (ja) * 1992-04-17 2003-12-08 株式会社デンソー 相補型ｍｉｓトランジスタ装置
JP3055424B2 (ja) * 1994-04-28 2000-06-26 株式会社デンソー Ｍｉｓ型半導体装置の製造方法
US5650340A (en) * 1994-08-18 1997-07-22 Sun Microsystems, Inc. Method of making asymmetric low power MOS devices
JP3008154B2 (ja) * 1994-12-19 2000-02-14 セイコーインスツルメンツ株式会社 半導体装置の製造方法
JP3239202B2 (ja) * 1995-12-01 2001-12-17 シャープ株式会社 Ｍｏｓトランジスタ及びその製造方法
EP0814502A1 (en) * 1996-06-21 1997-12-29 Matsushita Electric Industrial Co., Ltd. Complementary semiconductor device and method for producing the same
JP3544833B2 (ja) * 1997-09-18 2004-07-21 株式会社東芝 半導体装置及びその製造方法
TW451317B (en) * 2000-03-24 2001-08-21 Vanguard Int Semiconduct Corp Manufacturing method of asymmetrical source/drain of DRAM cell
JP2001351383A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体集積回路装置

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