CN100447964C - 薄膜晶体管的制作方法 - Google Patents
薄膜晶体管的制作方法 Download PDFInfo
- Publication number
- CN100447964C CN100447964C CNB2004100962775A CN200410096277A CN100447964C CN 100447964 C CN100447964 C CN 100447964C CN B2004100962775 A CNB2004100962775 A CN B2004100962775A CN 200410096277 A CN200410096277 A CN 200410096277A CN 100447964 C CN100447964 C CN 100447964C
- Authority
- CN
- China
- Prior art keywords
- thin
- film transistor
- manufacture method
- ion
- transistor according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Abstract
一种薄膜晶体管的制作方法，通过在源极与漏极的离子掺杂过程中，加入氮气的注入以抑制其它掺质浓度的扩散速率，使低温多晶硅在退火(Annealing)之后自动形成浅接面的轻掺杂漏极结构(Lightly Doped Drain，LDD)。氮气的注入可于注入其它掺质之前或之后施行。氮气注入的深度小于或等于其它掺质的注入深度。利用此方法制造轻掺杂漏极结构，可简化工艺，改善热载流子效应并钝化多晶硅中的缺陷。
Description
技术领域
本发明涉及一种薄膜晶体管的制作方法，特别是一种低温多晶硅薄膜晶体管的轻掺杂漏极(Lightly Doped Drain，LDD)结构的制作方法及其掺质掺杂注入的方式。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)是液晶显示器中用来控制每个像素(Pixel)亮度的基本电路组件，随着科技的发展，多晶硅结构可在低温环境下利用激光热退火(Laser annealing)的工艺来形成，薄膜晶体管的制造乃由早期的非晶硅结构演进到低温多晶硅(Low Temperature Poly-Silicon，LTPS)结构，这种结构工艺的变化大幅改善了薄膜晶体管的电性，也克服了玻璃基板不能耐高温的问题，使TFT可直接于玻璃基板上形成。
然而LTPS具有下述问题，以p型硅基材为例，一个现有标准低温多晶硅薄膜晶体管(LTPS-TFT)的结构在多晶硅层上会包含两个作为源极与漏极之用的n型重掺杂区，由于这两个n型掺杂区的掺杂浓度较高，且与栅电极导体间的间距甚小，导致漏极附近的电场太强，因而产生热载流子效应(hot carriereffect)，使多晶硅薄膜晶体管在关闭状态下会有漏电流(leakage current)的问题产生，组件稳定性受到严重影响。为解决这个问题，现有技术发展出轻掺杂漏极结构(lightly doped drain，LDD)，用来降低漏极接面处的电场进而减少漏电流。
图1a与1b是现有的具有LDD结构的LTPS-TFT制作方法的示意图。如图1a所示，一透明绝缘基板10之上形成一多晶硅层12以及一覆盖多晶硅层12的栅极绝缘层14。在现有的制作方法中，是先在栅极绝缘层14之上定义形成一光刻胶层16，然后利用光刻胶层16做为屏蔽进行一重离子掺杂注入工艺19，使光刻胶层16周围的多晶硅层12形成一重掺杂区域18，作为源/漏极区。接着，如图1b所示，将光刻胶层16刻蚀去除之后，于栅极绝缘层14之上定义形成一栅电极20，仅覆盖住多晶硅层12之上一部分未掺杂区域，再利用栅电极20作为屏蔽进行另一次离子掺杂注入工艺21，使栅电极20周围的未掺杂区域形成一轻掺杂区域22，用来作为LDD结构，而被栅电极20所覆盖的多晶硅层12区域则用来作为通道。
依据上述工艺以离子注入形成LDD轻掺杂区，虽然可抑制短通道造成的热载流子效应，然而其中必须经过多次光刻胶涂布及曝光显影的光微刻工艺，需要额外的光罩来定义制作光刻胶层16，受限于曝光技术易产生对准误差，其结果易造成LDD结构偏移，而若采用预先于光刻胶层16先定义源/漏极区图案的自我对准(Self-Align)的方法时，虽然可避免对准误差，但光微刻的写真工艺仍不可免，且对于p-n-p型的PMOS而言，由于p型导电性掺质多以硼为主，硼由于原子小、质量轻，因此在高温退火时容易造成尾端异常扩散的现象，不易控制p-n接面的深度及该处杂质浓度的分布，亦会对组件的稳定度造成影响。
技术内容
鉴于上述问题，本发明的主要目的在于提供一种薄膜晶体管的制作方法，利用此方法制造低温多晶硅薄膜晶体管的轻掺杂漏极结构，可减少光刻胶涂布、曝光显影的光微刻工艺，改善热载流子效应造成的漏电流，并钝化多晶硅中的缺陷(defect)。
依据本发明的实施态样，一种薄膜晶体管的制作方法包含下列步骤：提供一基板，其表面形成一多晶硅层，该多晶硅层表面覆盖一栅极绝缘层；形成一栅电极区于该栅极绝缘层之上；进行离子注入工艺，将掺质注入该栅电极区周围的多晶硅层中，其中该掺质包含氮及第一导电型态离子，且氮的注入深度不大于第一导电型态离子的注入深度；以及进行退火工艺，以活化扩散所注入的该掺质而形成轻掺杂漏极。其中，该多晶硅层是经过下列步骤所形成：沉积一非晶硅层于该基板；经过热处理将该非晶硅层转变为一多晶硅层；以及刻蚀该多晶硅层而形成一图案化多晶硅层。
离子注入工艺可利用离子注入(ion implantation)或离子淋浴(ion shower)的方式完成。氮的注入可在第一导电型态离子注入之前或之后，其中氮注入包含氮气离子(N2 +)或氮离子(N+)，第一导电型态离子包含p型或n型离子，p型离子掺质可为硼或二氟化硼中的一种，n型离子掺质可为磷或砷。较佳的氮剂量大于1E13/cm2。掺质经退火扩散后，其浓度呈月晕状的渐层分布，其中退火工艺可利用高温炉管或快速加热完成。
使用本发明所提供的薄膜晶体管的制作方法，在源极与漏极的离子掺杂过程中加入氮气的注入以抑制其它掺质浓度的扩散速率，使低温多晶硅中的掺质浓度在活化扩散后呈现月晕状的渐层分布而形成一轻掺杂漏极结构，有效改善热载流子效应。由于工艺中省却了源极与漏极的定义步骤，故可减省光微刻工艺，避免曝光技术产生的对准误差，且因氮在扩散过程中亦同时修补多晶硅的缺陷，所以本发明除了可简化组件的工艺外亦可提升组件的稳定度。
下面结合附图和实施例对本发明进行详细说明。
附图说明
图1a为现有的具有LDD结构的LTPS-TFT的制作方法工艺流程1的示意图；
图1b为现有的具有LDD结构的LTPS-TFT的制作方法工艺流程2的示意图；
图2a为本发明的薄膜晶体管的轻掺杂漏极结构的制作方法工艺流程1示意图；
图2b为本发明的薄膜晶体管的轻掺杂漏极结构的制作方法工艺流程2示意图；
图2c为本发明的薄膜晶体管的轻掺杂漏极结构的制作方法工艺流程3示意图；
图3a为注入的氮气与其它掺质在多晶硅层中的扩散示意图；
图3b为依据本发明的制作方法的轻掺杂漏极结构完成图。
其中，附图标记：
10透明绝缘基板
12多晶硅层
14栅极绝缘层
16光刻胶层
18重掺杂区
19离子掺杂注入工艺
20栅电极
21离子掺杂注入工艺
22轻掺杂区
100玻璃基板
200介电膜
300非晶硅层
400多晶硅层
500栅极绝缘层
600栅电极
700掺质(氮加上硼、二氟化硼或磷、砷等)
800轻掺杂漏极
A氮气扩散
Bn型或p型掺质扩散
C掺质浓度
D注入深度
具体实施方式
请参照图2a到图2c，所示为本发明的薄膜晶体管得轻掺杂漏极结构的制作方法示意图。如图2a所示，首先，在一洗净的玻璃基板100之上利用化学汽相沉积法(Chemical Vapor Deposition，CVD)成长如二氧化硅、氮化硅或其它的绝缘物质来作为一介电膜200，再于其上沉积一非晶硅层(amorphous Silayer)300，接着，在去氢处理之后，利用激光或高温退火的方法，使非晶硅转变为多晶硅(poly-silicon)层400，以作为TFT的通道，再经过刻蚀除去不必要的部份，其中，激光所用的能量范围约在250mJ/cm2至300mJ/cm2的范围间，本实施例所采用的能量大小为260mJ/cm2。
然后，如图2b所示，在多晶硅层400之上利用化学汽相沉积法成长SiO2或其它介质以形成一栅极绝缘层500，再利用物理汽相沉积法(Physical VaporDeposition，PVD)成长一金属膜，并经过湿刻蚀与图案化而成为栅电极600。该栅极绝缘层500的厚度通常在800埃至1000埃之间，其厚度会影响后续离子注入时所需用的能量大小。栅电极600使用的材料可为铬(Cr)、钼(Mo)、钨(W)、钽(Ta)、铝-钕(Al-Nd)等金属或其合金，依需求亦可多层使用(Mutilayer)，为降低配线电阻，适度地使金属层膜变厚也是必要的。在本实施例，栅极绝缘层500的厚度为1000埃，而该金属膜的厚度则为4000埃。
接着，如图2c所示，利用栅电极600作为屏蔽(mask)，进行离子掺杂注入的工艺，将氮气(可为氮气(N2 +)或氮(N+))及其它的掺质700注入栅电极600周围未被栅电极600所覆盖的多晶硅层400之中。掺杂的方式可为离子注入(ionimplantation)或离子淋浴(ion shower)，离子注入对于进行掺杂的离子的价电数分布可控制较严，而离子淋浴对于掺杂离子的价电数分布则控制较松。注入的顺序可先进行氮气的注入，然后再依PMOS或NMOS的需求各别进行p型掺质(例如：硼(B)、二氟化硼(BF2))或n型掺质(例如：磷(P)、砷(As))的掺杂；若先进行p型或n型掺质的注入后再进行氮气的注入亦可，但实施效果以氮气先注入较好。
如前所述，掺质700注入时所用的能量大小与栅极绝缘层500的厚度有关，在栅极绝缘层500的厚度为1000埃的情况下，对氮气所使用的注入能量为50KeV，而其注入剂量可在1E13/cm2至2E15/cm2之间进行调整；硼的注入能量为30KeV，剂量范围在1E14/cm2至5E15/cm2之间；磷的注入能量为70KeV，剂量范围在1E14/cm2至5E15/cm2之间。为抑制其它掺质(硼、磷等)往栅极绝缘层500方向的扩散和逸出，通常氮注入的能量选择是以促使氮的注入深度小于或等于硼、磷等掺质的注入深度为原则；氮的剂量通常亦随着其它掺质的剂量增加而增加，在氮的注入浓度高于硼、磷浓度的情况下，浓度分布可得较佳的剖面(profile)。以硼与磷的注入剂量各为1E15/cm2的实施方式为例，氮气离子的注入剂量为2E15/cm2时组件特性可呈较佳结果，当氮剂量降为1E14/cm2时，其对于掺质扩散的阻挡效用即减低，而当氮剂量降至1E13/cm2时，其作用即失效。
完成氮气与其它掺质的注入后，接着进行高温退火，经过高温活化掺质使之由高浓度区往低浓度区扩散。退火方式可采用高温炉管或快速加热工艺(Rapid Thermal Processing，RTP)。使用高温炉管时，其温度范围约在450℃至550℃之间，烘烤时间为2至4小时，其中对于硼的注入是以450℃进行4小时，而磷的注入则以550℃进行4小时。若使用RTP的方法，则其温度范围在550℃至650℃之间，处理时间为10秒至3分钟，在本实施例，硼与磷的注入皆以600℃处理1分钟。
如图3a所示，所示为注入的氮气与其它掺质在多晶硅层400中的扩散情形的示意图(不是依高度比例绘制)，其中A、B分别表示氮气与其它掺质的扩散，箭头C表示掺质浓度由低至高的方向，箭头D则表示掺质注入深度由浅至深的方向。由于离子的扩散是由高浓度往低浓度区扩散，而栅电极600所覆盖的下方通道区未经离子注入，为离子浓度最低区域，所以往栅电极600覆盖区的离子扩散速率会较往其它方向的扩散速率快，致使掺质浓度的分布由栅电极600的外围往栅电极600的方向呈现由高至低的渐变层。当浓度较高的氮气离子注入后，其扩散速率快且在扩散的同时会修补多晶硅层400中的晶界断键使之变成Si-N的状态，故其分布对于硼或磷等掺质的扩散形成一类似障壁(barrier)的作用，减缓了硼、磷等掺质的扩散速率并使其浓度分布剖面亦呈现相似于氮气离子的分布渐层，最后形成如图3b所示的轻掺杂漏极800的结构。图3b为此晶体管组件已完成后续刻蚀栅极绝缘层500的工艺的示意图，其中夹于两个轻掺杂漏极800中间的栅电极600下方的多晶硅层400即为通道区，而两轻掺杂漏极800的外围则为漏极或源极区域。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (20)
1.一种薄膜晶体管的制作方法，包含下列步骤：
提供一基板，在基板表面形成一多晶硅层，该多晶硅层表面覆盖一栅极绝缘层；
形成一栅电极区在该栅极绝缘层之上；
进行离子注入工艺，将掺质注入于该栅电极区周围的多晶硅层中，其中该掺质包含氮及第一导电型态离子，该氮掺质的注入深度小于或等于该第一导电型态离子的注入深度；以及
进行退火工艺，以活化扩散该多晶硅层中的该掺质，其中，该氮掺质抑制该第一导电型态离子的扩散，从而形成一轻掺杂漏极结构。
2.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该多晶硅层是由下列步骤所形成：
沉积一非晶硅层于该基板上；
经过热处理将该非晶硅层转变为一多晶硅层；以及
刻蚀该多晶硅层而形成一图案化多晶硅层。
3.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，在成长非晶硅层的步骤前包含利用化学汽相沉积法成长一介电膜于该基板上的步骤。
4.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，其中该热处理步骤为激光或高温退火。
5.根据权利要求2所述的薄膜晶体管的制作方法，其特征在于，其中于沉积与热处理步骤之间还包含一去氢处理的步骤。
6.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该栅极绝缘层利用化学汽相沉积法所形成。
7.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该栅电极区利用物理汽相沉积法与图案化而形成。
8.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该栅电极区的材质是选自铬、钼、钨、钽、铝-钕及其合金。
9.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺是利用离子注入的方式完成。
10.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺是利用离子淋浴的方式完成。
11.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该氮掺质的注入顺序先于该第一导电型态离子掺质的注入。
12.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该氮掺质的注入顺序后于该第一导电型态离子掺质的注入。
13.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该氮掺质包含氮气离子。
14.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该氮掺质包含氮离子。
15.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该第一导电型态离子掺质包含p型离子或n型离子。
16.根据权利要求15所述的薄膜晶体管的制作方法，其特征在于，该p型离子包含硼或二氟化硼。
17.根据权利要求15所述的薄膜晶体管的制作方法，其特征在于，该n型离子包含磷或砷。
18.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该离子注入工艺中的该氮掺质注入所用的氮剂量大于1E13/cm2。
19.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该退火工艺以450℃至550℃烘烤2至4小时。
20.根据权利要求1所述的薄膜晶体管的制作方法，其特征在于，该退火工艺是以550℃至650℃进行快速加热10秒至3分钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100962775A CN100447964C (zh) | 2004-11-26 | 2004-11-26 | 薄膜晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100962775A CN100447964C (zh) | 2004-11-26 | 2004-11-26 | 薄膜晶体管的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1779929A CN1779929A (zh) | 2006-05-31 |
| CN100447964C true CN100447964C (zh) | 2008-12-31 |
Family
ID=36770168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100962775A Expired - Fee Related CN100447964C (zh) | 2004-11-26 | 2004-11-26 | 薄膜晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100447964C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101488477B (zh) * | 2008-01-16 | 2012-06-06 | 中芯国际集成电路制造(上海)有限公司 | 用于保护多晶和衬底表面的集成方法 |
| CN103151388B (zh) | 2013-03-05 | 2015-11-11 | 京东方科技集团股份有限公司 | 一种多晶硅薄膜晶体管及其制备方法、阵列基板 |
| CN103996656A (zh) * | 2014-04-30 | 2014-08-20 | 京东方科技集团股份有限公司 | 显示基板的制造方法和显示基板 |
| CN104143533B (zh) * | 2014-08-07 | 2017-06-27 | 深圳市华星光电技术有限公司 | 高解析度amoled背板制造方法 |
| CN110079759B (zh) * | 2019-03-11 | 2020-11-27 | 安徽格斯波纹管有限公司 | 一种金属波纹管表面处理方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228751B1 (en) * | 1995-09-08 | 2001-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US20020063284A1 (en) * | 2000-11-28 | 2002-05-30 | Hideki Aono | Semiconductor device and a method of manufacturing the same |
| CN1445862A (zh) * | 2002-03-11 | 2003-10-01 | 三洋电机株式会社 | 顶栅型薄膜晶体管 |
-
2004
- 2004-11-26 CN CNB2004100962775A patent/CN100447964C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6228751B1 (en) * | 1995-09-08 | 2001-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US20020063284A1 (en) * | 2000-11-28 | 2002-05-30 | Hideki Aono | Semiconductor device and a method of manufacturing the same |
| CN1445862A (zh) * | 2002-03-11 | 2003-10-01 | 三洋电机株式会社 | 顶栅型薄膜晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1779929A (zh) | 2006-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2707415B2 (ja) | 半導体装置のゲート形成方法 | |
| JPH0653168A (ja) | チタニウムシリサイドコンタクト製造方法 | |
| KR100317641B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| CN100447964C (zh) | 薄膜晶体管的制作方法 | |
| CN101728266B (zh) | 沟渠式功率半导体的制作方法 | |
| CN106952963B (zh) | 一种薄膜晶体管及制作方法、阵列基板、显示装置 | |
| CN109616510B (zh) | 薄膜晶体管结构及其制作方法、显示装置 | |
| US7192815B2 (en) | Method of manufacturing a thin film transistor | |
| CN101728436A (zh) | 薄膜晶体管元件及其制作方法 | |
| KR100475538B1 (ko) | 반도체 소자의 제조방법 | |
| KR19990026126A (ko) | 얕은 접합의 소오스/드레인을 갖는 모스트랜지스터 및 그것의 제조방법 | |
| US20060110868A1 (en) | Production of lightly doped drain of low-temperature poly-silicon thin film transistor | |
| CN100336167C (zh) | 制作半导体元件界面区域的方法 | |
| TWI493602B (zh) | 半導體元件及其製法 | |
| CN102054698B (zh) | 提高半导体器件阈值电压的方法 | |
| KR100579860B1 (ko) | 원자층 증착법(ａｌｄ) 및 ⅲ족 중금속을 이용한 반도체소자의 ｐ형 폴리실리콘막 형성 방법 | |
| KR100504192B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100549572B1 (ko) | Ｌｄｄ용 버퍼막을 갖는 반도체장치의 트랜지스터 제조방법 | |
| KR100622812B1 (ko) | 반도체 소자의 게이트 제조 방법 | |
| KR100709282B1 (ko) | 박막 트랜지스터 및 제조 방법 | |
| KR100272609B1 (ko) | 반도체 소자의 금속배선 방법 | |
| JPH06244203A (ja) | 薄膜トランジスタの製造方法 | |
| KR20040008634A (ko) | 피모스트랜지스터의 제조 방법 | |
| KR100228334B1 (ko) | 반도체 장치의 전계효과트랜지스터 제조방법 | |
| KR0124060B1 (ko) | 평탄화를 위한 반도체 장치의 층간절연막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081231 Termination date: 20161126 |