KR100272609B1 - 반도체 소자의 금속배선 방법 - Google Patents
반도체 소자의 금속배선 방법 Download PDFInfo
- Publication number
- KR100272609B1 KR100272609B1 KR1019930000394A KR930000394A KR100272609B1 KR 100272609 B1 KR100272609 B1 KR 100272609B1 KR 1019930000394 A KR1019930000394 A KR 1019930000394A KR 930000394 A KR930000394 A KR 930000394A KR 100272609 B1 KR100272609 B1 KR 100272609B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor substrate
- substrate
- amorphous
- implanted
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 239000002184 metal Substances 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- -1 Silicon ions Chemical class 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000002513 implantation Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 abstract 1
- 238000011109 contamination Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 금속배선 방법에 관한 것으로, Si기판을 비정화하여 접촉저항을 낮출 수 있는 반도체 소자의 금속배선 방법을 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 반도체 기판상에 절연막을 형성하는 공정과, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 절연막을 선택적으로 식각하여 접촉홀을 형성하는 공정과, 상기 노출된 반도체 기판에 실리콘 이온을 주입하여 반도체 기판을 비정질화시키는 공정과, 상기 비정질화된 반도체 기판의 표면에 불순물 이온을 주입하는 공정과, 상기 반도체 기판을 550℃ 내지 750℃에서 열처리하여 불순물 이온이 주입된 상기 반도체 기판을 재결정화하는 공정과, 상기 접촉홀을 포함한 반도체 기판의 전면에 금속을 증착하는 공정으로 이루어짐을 특징으로 한다.
Description
제1도는 종래 기술의 금속배선 방법을 나타내는 공정 순서도.
제2도는 본 발명의 금속배선 방법을 나타내는 공정 순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 절연막
3 : 금속 1a : n+층
본 발명은 반도체 소자의 있어서, 특히 고립적도를 요하는 반도체 소자의 접촉저항을 개선한 반도체 소자의 금속배선 방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가함에 따라 고단차의 접촉홀 형성이 요구되어 있어 스텝 커버리지(step coverage)가 불량하고 접촉홀 형성시 에칭 화학 물질의 오염과 식각손질 및 낮은 표면 콘센트레이션(concentration)으로 인한 금속과 Si기판간의 쇼트키 장벽이 높게 되어 접촉저항의 확보가 어려운 문제점이 있었다.
종래에는 상기 문제점을 해결하기 위하여 제1도와 같이 제조하여 실현하였으며, 제1도를 참조하여 종래 기술의 금속배선 방법을 설명한다.
종래에는 Si기판(1) 표면내의 일정영역에 n+층(1a)을 형성하고, 상기 Si기판(1)상에 절연막(2)을 형성한다(제1(a)도).
이어, 상기 n+층(1a)이 형성된 Si기판(1)의 표면이 소정부분 노출되도록 상기 절연막(2)을 선택적으로 사진 식각하여 접촉홀을 형성한다(제1(b)도).
그리고 상기 노출된 Si기판(1)의 접촉저항을 낮추기 위해 상기 n+층(1a)에 다시 한번 불순물 이온을 주입한다(제1(c)도).
그리고 전면에 금속(3)을 증착한 후 H2가스 분위기에서 얼로잉(alloying)하여 금속배선을 제조한다(제1(d)도).
그러나 상기와 같이 추가적인 이온주입으로 접촉저항을 낮추는데는 한계가 있어 접촉저항을 원하는 수준으로 얻기에는 여전히 어려운 문제점이 남아 있었다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, Si기판을 비정질화하여 접촉저항을 낮출 수 있는 반도체 소자의 금속배선 방법을 제공함에 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위하여 제2도와 같이 제조하여 실현하였으며, 이하 첨부된 제2도를 참조하여 본 발명을 상세히 설명한다.
본 발명은 Si기판(1) 표면내의 일정영역에 n+층(1a)을 형성하고, 상기 Si기판(1)상에 절연막(2)을 형성하며, 상기 n+층(1a)이 형성된 Si기판(1)의 표면이 소정부분 노출되도록 상기 절연막(2)을 사진 식각하여 접촉홀을 형성한다(제2(a)도).
이어, 상기 노출된 n+층(1a)에 실리콘이온(Si+)을 주입하여 상기 Si기판(1)을 비정질화시킨다.(제2(b)도).
이어, 상기 노출된 n+층(1a)에 불순물 이온을 주입한 후 저온(550℃ 내지 750℃)에서 열처리를 실시하여 비정질화된 Si기판(1)을 재결정화 시킨다(제2(c)도).
그리고 상기 접속홀을 포함한 Si기판(1)의 전면에 금속(3)을 증착한 후 H2분위기에서 얼로잉하여 금속배선을 제조한다(제2(d)도).
상기한 바와 같이 본 발명은 금속배선과 접촉되는 Si기판을 비정질화 시킴으로서 주입채널을 억제하여 Si기판의 표면영역 도핑농도를 극대화 할 수 있으며, 접촉홀 형성시 에칭화학물질로부터 오염된 Si기판 표면영역을 비정질화 한 후 재결정화 할 수 있으므로 표면 오염층을 제거할 수 있게 되어 접촉저항이 크게 개선되는 효과가 있다.
Claims (1)
- 반도체 기판상에 절연막을 형성하는 공정과, 상기 반도체 기판의 표면이 소정부분 노출되도록 상기 절연막을 선택적으로 식각하여 접촉홀을 형성하는 공정과, 상기 노출된 반도체 기판에 실리콘 이온을 주입하여 반도체 기판을 비정질화시키는 공정과, 상기 비정질화된 반도체 기판의 표면에 불순물 이온을 주입하는 공정과, 상기 반도체 기판을 550℃ 내지 750℃에서 열처리하여 불순물 이온이 주입된 상기 반도체 기판을 재결정화하는 공정과, 상기 접촉홀을 포함한 반도체 기판의 전면에 금속을 증착하는 공정으로 이루어짐을 특징으로 하는 반도체 소자의 금속배선 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930000394A KR100272609B1 (ko) | 1993-01-13 | 1993-01-13 | 반도체 소자의 금속배선 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930000394A KR100272609B1 (ko) | 1993-01-13 | 1993-01-13 | 반도체 소자의 금속배선 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940018922A KR940018922A (ko) | 1994-08-19 |
| KR100272609B1 true KR100272609B1 (ko) | 2000-12-01 |
Family
ID=19349618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930000394A KR100272609B1 (ko) | 1993-01-13 | 1993-01-13 | 반도체 소자의 금속배선 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100272609B1 (ko) |
-
1993
- 1993-01-13 KR KR1019930000394A patent/KR100272609B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940018922A (ko) | 1994-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4426767A (en) | Selective epitaxial etch planar processing for gallium arsenide semiconductors | |
| KR100243286B1 (ko) | 반도체 장치의 제조방법 | |
| US4717681A (en) | Method of making a heterojunction bipolar transistor with SIPOS | |
| US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
| US4635347A (en) | Method of fabricating titanium silicide gate electrodes and interconnections | |
| EP0077387A1 (en) | Process for manufacturing cmos semiconductor devices | |
| GB2128807A (en) | Improvements in or relating to a method for fabricating an MOS device | |
| US5015593A (en) | Method of manufacturing semiconductor device | |
| US4354307A (en) | Method for mass producing miniature field effect transistors in high density LSI/VLSI chips | |
| US4716451A (en) | Semiconductor device with internal gettering region | |
| JPH0653168A (ja) | チタニウムシリサイドコンタクト製造方法 | |
| US4498224A (en) | Method of manufacturing a MOSFET using accelerated ions to form an amorphous region | |
| US4983536A (en) | Method of fabricating junction field effect transistor | |
| US5087322A (en) | Selective metallization for high temperature semiconductors | |
| US4159561A (en) | Method of making a substrate contact for an integrated circuit | |
| US5314833A (en) | Method of manufacturing GaAs metal semiconductor field effect transistor | |
| KR100272609B1 (ko) | 반도체 소자의 금속배선 방법 | |
| KR100198652B1 (ko) | 반도체 소자의 전극형성방법 | |
| US5138425A (en) | Semiconductor integrated circuit device with nitride barrier layer ion implanted with resistivity decreasing elements | |
| JPS6133253B2 (ko) | ||
| KR20000075706A (ko) | 반도체 및 반도체-관련 방법 | |
| KR100487640B1 (ko) | 반도체 소자의 제조 방법 | |
| KR0136532B1 (ko) | 박막트랜지스터 제조방법 | |
| CN1779929A (zh) | 薄膜晶体管的制作方法 | |
| JPS6317227B2 (ko) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |