TWI493602B - 半導體元件及其製法 - Google Patents

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半導體元件及其製法
本發明有關一種半導體元件製程，特別是有關一種製造閘極與源/汲極頂部具有金屬矽化物層的半導體元件的方法，及該半導體元件。
隨著積體電路(IC)的積集度越來越高，半導體元件的線寬與幾何尺寸也越來越小，因而舊有技術製成的MOS電晶體的閘極與源極/汲極的電阻相對而言偏高。為了降低電阻，利用自對準矽化物製程(salicide;self-aligned silicide)於閘極與源極/汲極上形成金屬矽化物。常使用矽化鎳作為金屬矽化物。然而，在MOS尺寸越加縮小化的趨勢下，NiSi/Si介面的蕭基能障高度(Schottky barrier height，SBH)越形重要。再者，由於NiSi層的形成是採用二次的熱處理製程，第二次的熱處理製程使用較高的溫度，在此溫度下，矽容易聚集而成長結晶，致使NiSi層的生長不連續，增加電阻而影響電性。
因此，尚需要一種新穎的半導體元件的製法以克服上述缺點，以獲得具有低SBH且低電阻的Si/NiSi介面的半導體元件。
本發明之一目的是提供一種製造半導體元件的方法，可降低NiSi層與矽層介面的SBH值。
本發明之製造半導體元件的方法，包括下列步驟。首先，提供一基底。然後，於基底形成一閘極及一對源極/汲極摻雜區，其中閘極及源極/汲極摻雜區各獨立包括一經摻雜的矽層。於基底毯覆式沉積一NiPt層以覆蓋閘極及源極/汲極摻雜區；於NiPt層上毯覆式沉積一蓋層。對基底進行一第一快速熱處理製程(rapid thermal processing，RTP)，以使NiPt層的Ni與矽層的矽反應而形成Nix Si層，其中x為1.5至3的數字。進行一選擇性蝕刻製程，以移除未反應的NiPt或蓋層。對基底進行一第二快速熱處理製程，以使Nix Si層進一步與矽反應而形成一NiSi層及一NiSi2 層，NiSi2 層係位於NiSi層與矽層之間。進行一離子佈植，且此離子佈植是在進行選擇性蝕刻製程之後及進行第二快速熱處理製程之前、或是進行第一快速熱處理製程之後及進行選擇性蝕刻製程之前，於Nix Si層一半厚度處往下至Nix Si層前緣之間之一處佈植一摻質；或者，此離子佈植是在沉積蓋層之後及進行第一快速熱處理製程之前，於各矽層之深度為NiSi層預定厚度的一半處往下至NiSi層預定前緣之間之一處佈植一摻質。
依據本發明之另一實施例，本發明之製造半導體元件的方法，包括下列步驟。首先，提供一基底，基底包括一第一區及一第二區。其次，於基底的第一區形成一第一閘極及一對第一源極/第一汲極摻雜區，其中第一閘極及第一源極/第一汲極摻雜區各獨立包括一經摻雜的第一矽層；於基底的第二區形成一第二閘極及一對第二源極/第二汲極摻雜區，其中第二閘極及第二源極/第二汲極摻雜區各獨立包括一經摻雜的第二矽層。然後，於基底的第一區及第二區毯覆式沉積一NiPt層以覆蓋第一閘極、第一源極/第一汲極摻雜區、第二閘極及第二源極/第二汲極摻雜區。於NiPt層上毯覆式沉積一蓋層。對基底進行一第一快速熱處理製程，以使NiPt層的Ni與第一矽層及第二矽層的矽反應而形成Nix Si層，其中x為1.5至3的數字。進行一選擇性蝕刻製程，以移除未反應的NiPt或蓋層。對基底進行一第二快速熱處理製程，以使Nix Si層進一步與矽反應而形成一NiSi層及一NiSi2 層，NiSi2 層係位於NiSi層與矽層之間。進行一離子佈植，且此離子佈植是在進行選擇性蝕刻製程之後及進行第二快速熱處理製程之前、或是在進行第一快速熱處理製程之後及進行選擇性蝕刻製程之前，於Nix Si層一半厚度處往下至Nix Si層前緣之間之一處佈植一摻質；或者，此離子佈植是在沉積蓋層之後及進形第一快速熱處理製程之前，於各矽層之深度為NiSi層預定厚度的一半處往下至NiSi層預定前緣之間之一處佈植一摻質。
依據本發明之又一實施例，本發明之半導體元件包括一基底；一電晶體，設於基底上，電晶體包括一閘極及一對源極/汲極區，其中閘極及源極/汲極區各包括一矽層，及閘極及源極/汲極區的頂部各包括一NiSi層、一位於NiSi層與該矽層之間的NiSi2 層、及一摻質，摻質於NiSi層一半厚度處往下至NiSi2 層前緣之間的一區域中呈現正規化分佈。
本發明之方法利用於習知的自對準矽化物製程中，在第二次的熱處理之前，佈植一摻質於Nix Si層的下半部或前緣中，使摻質與Nix Si層一起受熱，即，利用摻質分離層技術(dopant segregation)以形成Si/NiSi2 /NiSi介面以降低SBH，並能改善序列電阻，而製得具有較佳電性的半導體元件。
本發明之方法可供製造一MOS電晶體，特別是n型MOS電晶體(NMOS)，但本發明之方法亦可用於同時製造CMOS的NMOS及PMOS。依據本發明之製造半導體元件的方法之一實施例如第1圖所示之流程圖，並參照第2至5圖的剖面示意圖。第2至5圖顯示同時製造CMOS的NMOS及PMOS的情形，但亦可供僅製造NMOS時的參考與理解。
請參閱第1及2圖，首先，進行步驟301，提供一基底10，例如半導體基底。基底10可包括一第一區401及一第二區402。接著，進行步驟302，於基底形成一閘極及一對源極/汲極摻雜區。如圖所示，於基底10的第一區401形成閘極121及一對源極/汲極摻雜區141及161，於基底10的第二區402形成閘極122及一對源極/汲極摻雜區142及162。因應各種變化的MOS結構，閘極121及122、源極/汲極摻雜區141、161、142、162可為利用半導體基底的材料或是另外沉積於半導體基底上的材料而形成，這些材料包括例如矽層(包括單晶或多晶矽層)，可各依據其元件功能而經適當的n型或p型摻質的摻雜。可另於閘極121及122與基底10之間形成一閘極介電層181及182。可另於閘極121及122的二側的基底10形成輕摻雜區(LDD)201及202，可另於閘極121及122的側壁上形成側壁子221及222。
接著，可先進行基底預清洗的步驟，例如濕式清洗。再進行步驟303毯覆式沉積一NiPt層，即，於基底10的第一區401及第二區402毯覆式沉積一NiPt層24以覆蓋閘極121及122，及源極/汲極摻雜區141、142、161、162。此可藉由例如濺鍍製程而形成。然後進行步驟304，於NiPt層24上毯覆式沉積一蓋層26，用以保護NiPt層24。蓋層26通常是Ti或TiN層，通常是以濺鍍方式形成。
然後，請參閱第1及3圖，進行步驟305，對基底10進行一第一快速熱處理製程，以使該NiPt層24的Ni與閘極121及122、源極/汲極摻雜區141、161、142、162的矽層的矽反應而形成鎳成份比例較多的富鎳之矽化鎳層，Nix Si層28，x可為1.5至3的數字。於Ni層：Si層的厚度比為1：1.8的實施例中，第一快速熱處理所使用的溫度可為例如200至300℃，以浸泡(soak)方式進行例如60至120秒，形成約120至130埃的Nix Si層。其中可能尚有未與矽完全反應的NiPt殘留層24a殘留。然後，進行步驟306選擇性蝕刻製程，例如濕蝕刻，以移除多餘的NiPt，及蓋層26亦被移除。
接著，請參閱第1及4圖，進行步驟307的離子佈植，於Nix Si層28一半厚度處往下至前緣之間的一處佈植一摻質30。詳言之，摻質30可包括例如As(砷)、B(硼)、In(銦)、N(氮)、C(碳)或P(磷)等半導體製程中常用的摻質，如此不會增加製程材料上的負擔，也不會有額外的金屬污染問題。使摻質30儘量位於Nix Si層與矽層的介面，即，位於Nix Si層的前緣，其具有隔離的功能，在Nix Si層的第二次快速熱處理期間，可促使NiSi層與矽層之界面有更多的NiSi2 產生。但由於受熱後有擴散作用，因此摻質30的佈植位置並不侷限於在Nix Si層與矽層的介面，如第4圖所示，進行一佈植製程29，將摻質30佈植於「Nix Si層28一半厚度處」與「Nix Si層28與其下的矽層接觸的前緣」二者之間的此一範圍區域中的任一處，均可得到較習知技術改善的效果。
進行步驟308，對基底10進行一第二快速熱處理製程，以使該Nix Si層進一步與矽反應而形成一NiSi層及一NiSi2 層位於NiSi層與矽層之間。NiSi2 層雖然阻值較NiSi層高，但是其SBH較NiSi層低。進行第二快速熱處理製程時，已形成的NiSi層的Si容易聚集長晶，使得NiSi層不連續，影響電性，但於本發明中，由於摻質30已佈植於Nix Si層28的一半厚度處往下至前緣之間，例如第4圖的摻質30佈植於Nix Si層28的前緣，即，其與閘極121及122、源極/汲極摻雜區141、161、142、162之介面之間，如此可抑制Si晶體的成長，而生成的NiSi更有機會與介面的Si進一步形成NiSi2 。如此獲得如第5圖所示的NiSi2 層32，位於NiSi層34與閘極121及122、源極/汲極摻雜區141、161、142、162之間。第6圖顯示一放大結構示意圖，於NiSi層34與矽層36之間生成一NiSi2 層32，摻質30或可位於NiSi2 層32的前緣，也可因於第二快速熱處理製程中受熱而擴散沒入NiSi層34與NiSi2 層32中，故於NiSi層34厚度一半處至NiSi2 層32前緣之間的某一個區域中呈現正規化分佈(又稱高斯分佈)的分佈狀態。
第二快速熱處理製程所使用的溫度可為例如400至600℃之浸泡方式進行30~60秒。可進一步以雷射光束進行毫秒照射的熱處理以回火，如此可獲得相對較多量的NiSi2 。或是進行RTP尖峰式退火(RTP spike-annealing)製程，尖峰溫度可為例如500℃，T-50℃的時間為例如8秒。
上述實施例，是有關對NMOS及PMOS同時進行本發明之方法，在摻質用量不是很大時，對PMOS並無害。但是，也可考慮在進行本發明之摻質佈植時，將PMOS先覆蓋遮罩，以避免摻質植入其閘極及源/汲極摻雜區。如第7圖所示，先將第二區402的結構覆蓋一遮罩層38，再於第一區401進行摻質30的佈植製程29。
上述實施例，是在進行選擇性蝕刻製程的步驟306之後及進行第二快速熱處理製程的步驟308之前進行離子佈植步驟307。然而，依據本發明之精神，如第8圖的流程圖所示，離子佈植步驟307也可於進行第一快速熱處理製程的步驟305之後及進行選擇性蝕刻製程的步驟306之前進行。於此階段，如第3圖所示，Nix Si層28已形成，而未反應完的NiPt殘留層24a及蓋層26尚未移除。如第9圖所示，將摻質30經由NiPt殘留層24a及蓋層26植入Nix Si層28與閘極121及122、源極/汲極摻雜區141、161、142、162的介面。如此在後續進行第二快速熱處理製程的步驟308時，由於摻質30的存在，還是可以有效的使生成的NiSi層34與閘極121及122、源極/汲極摻雜區141、161、142、162之間形成NiSi2 層32。
或者，仍依據本發明之精神，如第10圖的流程圖所示，可於進行毯覆式沉積蓋層的步驟304後及進行第一快速熱處理製程的步驟305之前，進行步驟309，以於閘極121及122、源極/汲極摻雜區141、161、142、162的矽層之深度為NiSi層預定厚度的一半往下至NiSi層預定前緣之間的一處佈植一摻質。由於此時NiSi層34尚未形成，所以是依據NiSi層34在矽層上的預定位置來決定佈植的位置。如第2圖所示的剖面示意圖，NiPt層24及蓋層26已形成於閘極121及122、源極/汲極摻雜區141、161、142、162上。然後，如第11圖所示，進行摻質30的佈植製程29。NiSi層預定厚度依據製程及元件尺寸而定，通常為約200埃，因此，可將摻質30佈植於離矽層表面為約100埃至200埃深度的地方。如此，在後續進行第二快速熱處理製程的步驟308時，由於摻質30的存在，還是可以有效的使生成的NiSi層34與閘極121及122、源極/汲極摻雜區141、161、142、162之間形成NiSi2 層32。
可注意的是，於本發明之方法中，摻質較佳選用As，佈植的位置較佳在Nix Si層的前緣。如此，在進行第二次快速熱處理製程後，於NiSi層與閘極、源極/汲極摻雜區的矽層之間形成NiSi2 層，而於此NiSi2 層中同時存在有較高濃度的摻質，顯示越高濃度的摻質，可使越多的NiSi2 形成於Si層與Nix Si層的介面。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基底
121、122．．．閘極
141、161、142、162．．．源極/汲極摻雜區
181、182．．．閘極介電層
201、202．．．LDD
221、222．．．側壁子
24．．．NiPt層
26．．．蓋層
24a．．．NiPt殘留層
28．．．Nix Si層
29．．．佈植製程
30．．．摻質
32．．．NiSi2 層
34．．．NiSi層
36．．．矽層
38．．．遮罩層
401．．．第一區
402．．．第二區
301、302、303、304、305、306、307、308、309．．．步驟
第1圖繪示依據本發明之製造半導體元件的方法之一實施例之流程圖。
第2至5圖為剖面示意圖，以說明如第1圖之實施例。
第6圖為一放大結構剖面示意圖，以說明依據本發明之半導體元件的一實施例的NiSi層/NiSi2 層/Si層結構。
第7圖為一剖面示意圖，說明依據本發明之製造半導體元件的方法之另一實施例。
第8圖繪示依據本發明之製造半導體元件的方法之又一實施例之流程圖。
第9圖為一剖面示意圖，以說明如第8圖之實施例。
第10圖繪示依據本發明之製造半導體元件的方法之又另一實施例之流程圖。
第11圖為一剖面示意圖，以說明如第10圖之實施例。
10．．．基底
121、122．．．閘極
141、161、142、162．．．源極/汲極摻雜區
181、182．．．閘極介電層
201、202．．．LDD
221、222．．．側壁子
30．．．摻質
32．．．NiSi2 層
34．．．NiSi層
401．．．第一區
402．．．第二區

Claims (10)

  1. 一種製造半導體元件的方法，包括：提供一基底；於該基底形成一閘極及一對源極/汲極摻雜區，其中該閘極及該對源極/汲極摻雜區各獨立包括一經摻雜的矽層；於該基底毯覆式沉積一NiPt層以覆蓋該閘極及該對源極/汲極摻雜區；於該NiPt層上毯覆式沉積一蓋層；對該基底進行一第一快速熱處理製程，以使該NiPt層的Ni與該矽層的矽反應而形成Nix Si層，其中x為1.5至3的數字；進行一選擇性蝕刻製程，以移除未反應的NiPt或蓋層；對該基底進行一第二快速熱處理製程，以使該Nix Si層進一步與矽反應而形成一NiSi層及一NiSi2 層位於該NiSi層與該矽層之間；及進行一離子佈植，且該離子佈植係於進行該選擇性蝕刻製程之後及進行該第二快速熱處理製程之前、或於進行該第一快速熱處理製程之後及進行該選擇性蝕刻製程之前，於該Nix Si層一半厚度處往下至該Nix Si層前緣之間之一處佈植一摻質，或於沉積該蓋層之後及進行該第一快速熱處理製程之前，於各矽層之深度為該NiSi層預定厚度的一半處與該NiSi層預定前緣之間之一處佈植一摻質。
  2. 如請求項1所述之製造半導體元件的方法，其中該摻質包括As、B、In、N、C或P。
  3. 如請求項1所述之製造半導體元件的方法，其中該第二快速熱處理製程包括一雷射回火製程。
  4. 一種製造半導體元件的方法，包括：提供一基底，該基底包括一第一區及一第二區；於該基底的第一區形成一第一閘極及一對第一源極/第一汲極摻雜區，其中該第一閘極及該對第一源極/第一汲極摻雜區各獨立包括一經摻雜的第一矽層；於該基底的第二區形成一第二閘極及一對第二源極/第二汲極摻雜區，其中該第二閘極及該對第二源極/第二汲極摻雜區各獨立包括一經摻雜的第二矽層；於該基底的第一區及第二區毯覆式沉積一NiPt層以覆蓋該第一閘極、該對第一源極/第一汲極摻雜區、該第二閘極及該對第二源極/第二汲極摻雜區；於該NiPt層上毯覆式沉積一蓋層；對該基底進行一第一快速熱處理製程，以使該NiPt層的Ni與該第一矽層及第二矽層的矽反應而形成Nix Si層，其中x為1.5至3的數字；進行一選擇性蝕刻製程，以移除未反應的NiPt或蓋層；對該基底進行一第二快速熱處理製程，以使該Nix Si層進一步與矽反應而形成一NiSi層及一NiSi2 層位於該NiSi層與該矽層之間；及進行一離子佈植，且該離子佈植係於進行該選擇性蝕刻製程之後及進行該第二快速熱處理製程之前、或於進行該第一快速熱處理製程之後及進行該選擇性蝕刻製程之前，於該Nix Si層一半厚度處往下至該Nix Si層前緣之間之一處佈植一摻質，或於沉積該蓋層之後及進形該第一快速熱處理製程之前，於各矽層之深度為該NiSi層預定厚度的一半處往下至該NiSi層預定前緣之間之一處佈植一摻質。
  5. 如請求項4所述之製造半導體元件的方法，其中該摻質包括As、B、In、N、C或P。
  6. 如請求項4所述之製造半導體元件的方法，其中該第二快速熱處理製程包括一雷射回火製程。
  7. 如請求項4所述之製造半導體元件的方法，其中各該經摻雜的第一矽層包括n型摻質，及各該經摻雜的第二矽層包括p型摻質。
  8. 如請求項7所述之製造半導體元件的方法，另於佈植該摻質之前包括一於該基底的第二區上覆蓋一遮罩層的步驟，以防止該第二區植入該摻質。
  9. 一種半導體元件，包括：一基底；及一電晶體，設於該基底上，該電晶體包括一閘極及一對源極/汲極區，其中該閘極及該對源極/汲極區各包括一矽層，及該閘極及該對源極/汲極區的頂部各包括一NiSi層，一位於該NiSi層與該矽層之間的NiSi2 層，及一摻質，其於該NiSi層厚度的一半處往下至該NiSi2 層前緣之間的一區域中呈現正規化分佈。
  10. 如請求項9所述之半導體元件，其中該摻質包括As、B、In、N、C或P。
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