KR100806797B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 소정의 하부 구조물이 형성된 기판상에 게이트 절연층, 게이트 전극층, 스페이서, 소스 및 드레인을 구비하는 단계와, PAI(Pre Amorphization Implant) 방법을 통해 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부를 비정질구조로 만드는 단계와, 전 세정(Pre clean)공정을 수행하여 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 대해 자연 산화막(Native oxide)을 제거하는 단계와, 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 산화막을 형성하는 단계와, 상기 산화막 상부에 살리사이드층(Salicide)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
살리사이드(Salicide), ALD(Atomic Layer Deposition)

Description

반도체 소자의 제조 방법{Manufacturing Metfod of Semiconductor Device}
도 1a 및 도 1b는 종래기술에 따른 반도체 소자의 살리사이드 제조 방법에 따른 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따라 반도체 소자의 살리사이드 제조 방법에 따른 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 기판상의 산화막의 양을 조절함으로써 살리사이드(Salicide)층의 두께를 제어할 수 있는 트랜지스터를 구비한 반도체 소자의 제조방법에 관한 것이다.
최근 반도체 장치가 고집적화되어 감에 따라 트랜지스터의 불순물 확산층 즉, 소스와 드레인의 접합이 점점 얕아저 가는 얕은 접합(Shallow) 추세에 있다. 이러한 얕은 접합 추세는 불순물 확산층의 저항을 증가시켜 고밀도 소자의 동작에 치명적인 영향을 미치고 있다. 따라서, 불순물 확산층의 면저항을 감소시키기 위하여, 불순물 확산층 상에 코발트(Co) 등의 내화성 금속(Refractory metal)을 증착한 후 이를 실리사이드화함으로써 불순물 확산층의 면저항을 감소시키는 살리사이 드(Self Aligned Silicide : Salicide) 공정이 연구되고 있다.
도 1a 및 도 1b는 종래의 살리사이드를 이용한 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(100)에 소자분리막(101)을 형성하고, 활성화 영역에 게이트 절연층(102)을 형성한다. 그 후, 게이트 절연층(102) 상에 폴리 실리콘을 포함한 게이트 형성용 물질층을 증착한다. 이와 같은 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극층(103)을 형성한다. 게이트 전극층(103)이 형성된 반도체 기판(100)의 전면에 측벽 형성용 물질층 예를들어, CVD 산화막 또는 질화막을 증착하고 식각하여 게이트 전극층(103)의 측면에 게이트 측벽(104)을 형성한다. 그리고 기판(100)의 소스 및 드레인을 형성할 영역에 대해 이온주입법을 통해 불순물을 주입하여 소스(105)와 드레인(106) 영역을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 게이트 전극층(103)을 포함하는 반도체 기판(100) 전면에 살리사이드층을 형성하기 위한 Co와 Ti 및 TiN을 차례로 증착하고 1차 열처리 공정으로 CoSi층을 형성한다. 그 후, 습식 공정을 통해 반응하지 않은 Co층과 Ti층을 제거한 후 2차 열처리 공정을 통해 코발트 살리사이드층(107)을 형성한다.
상술한 바와 같은 살리사이드 공정은 130nm이하의 소자에서는 불순물 확산층의 면저항을 감소시킴으로써 소자의 고속동작을 달성할 수 있다. 그러나 90nm이하의 소자에 130nm 기준의 코발트 두께를 적용하게 되면 불순물 확산층을 구성하는 기판의 실리콘(Si) 원자와 살리사이드층을 형성할 내화성 금속(예를 들어, Co)을 구성하는 원자가 결합하는 과정에서 과도하게 살리사이드(예를 들어, CoSi 또는 CoSi2)가 형성되어 얕은 접합을 파괴할 수 있다. 그에 따라, 접합 누설 전류(Junction leakage current)를 증가시키는 문제가 발생한다. 이와 같은 살리사이드의 두께는 게이트와 소스 그리고 드레인의 상부에 있는 자연 산화막의 두께에 의해 결정될 수 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 산화막의 두께에 반비례하게 살리사이드의 두께가 형성되는 점을 이용하여 기판상에 형성되는 산화막의 두께를 조절함으로써, 얕은 접합이 파괴되지 않도록 살리사이드의 두께 변화를 유도하여 누설 전류로 인한 전기적 특성을 개선하는 반도체 소자의 제조 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 소정의 하부 구조물이 형성된 기판상에 게이트 절연층, 게이트 전극층, 스페이서, 소스 및 드레인을 구비하는 단계와, PAI(Pre Amorphization Implant) 방법을 통해 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부를 비정질구조로 만드는 단계와, 전 세정(Pre clean)공정을 수행하여 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 대해 자연 산화막(Native oxide)을 제거하는 단계와, 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 산화막을 형성하는 단계와, 상기 산화막 상부에 살리사이드층(Salicide)을 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 의하면, 상기 산화막은 ALD(Atomic Layer Deposition) 방법을 사용하여 0Å을 초과하여 8Å까지의 두께로 형성하는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 발명의 실시예에 따라 산화막의 두께를 조절함으로써 코발트 살리사이드의 두께를 조절할 수 있는 반도체 소자 제조 방법을 보여준다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)에 소자 분리막(201)을 형성한다. 그 후, 소자 분리막(201)에 의해 정의된 활성 영역 상에 게이트 절연층(202)을 형성하고, 게이트 절연층(202) 상에 게이트 형성용 물질층을 증착한다. 이때, 게이트 형성용 물질층은 예를들어, 폴리 실리콘물질을 사용하며 CVD 방법으로 증착될 수 있다. 이어서, 증착된 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극층(203)을 형성한다. 그리고 게이트 전극층(203)이 형성된 반도체 기판(200)의 전면에 대해 측벽 형성용 물질층을 증착한다. 이때, 측벽 형성용 물질층은 산화막 또는 질화막을 사용하며, CVD 방법 등의 증착법을 이용한다. 이어서, 전체 구조 상부에 대해 식각 마스크 없이 블랭켓(Blanket) 또는 에치백(Etch back)과 같은 전면 식각 공정을 실시하여 측벽 형성용 물질층을 식각한다. 이로 인해 게이트 전극층(203)의 양 측면에는 스페이서(204)가 형성된다. 그리고 스페이서(204)를 포함하는 게이트 전극층(203)을 마스크로하여 3족 또는 5족 이온을 주입 하여 소스(205)와 드레인(206) 영역을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 기판(200)의 전 영역 상에 Ge 등을 이용하여 PAI(Pre Amorphization Implantation)공정을 통해 실리콘표면의 결정상태를 비정질화하여 균일하게 해 준다. 이때, Ge이온 대신 N2, Ar 또는 As 이온을 주입할 수도 있다.
다음으로, 도 2c에 도시된 바와 같이, 후속의 살리사이드(Salicide)층 형성을 위해, 전술한 바와 같은 결과물에 대해 HF용액을 이용하여 습식 세정공정을 실시하여 자연산화막(미도시)을 제거한다.
다음으로, 도 2d에 도시된 바와 같이, ALD(Atomic Layer Deposition)를 이용하여 주입/배기의 순차적인(Sequential) 반복에 의해 0Å을 초과하여 8Å까지의 두께로 산화막(207)을 증착한다. 상기 산화막은 이온주입에 의해 전극이 형성된 영역 상에 형성하는 것으로서, 본 발명에 따르면 게이트 전극층 상부와 소스 및 드레인 영역 상부에 형성된다.
이어서, 도 2e에 도시된 바와 같이, ALD 방법으로 형성된 산화막(207) 상에 Co막(208), Ti막(209) 및 TiN막(210)을 차례로 형성한다. 여기서, Ti막(209)층은 열처리 공정으로 Co와 Si를 반응시킬 때 산소의 영향을 막아주기 위한 방어막 역할과, Co-Si의 반응을 제어하기 위해 형성한 것이다. 이때, Ti막(209)은 다른 막에 비해 상대적으로 너무 두꺼울 경우 시트저항(Sheet Resistance : Rs) 증가 등의 문제가 발생될 우려가 있으므로 소정의 두께로 얇게 형성한다. 또한, Ti막(209) 및 TiN막(210) 형성공정은 동일한 증착용 챔버(Chamber) 내에서 연속적으로 진행하거나, 또는 각기 다른 증착용 챔버 내에서 진행할 수도 있다.
그 후, 도 2f에 도시된 바와 같이, 상기한 바와 같은 결과물에 대해 제1 급속열처리(Rapid Thermal Process ; RTP) 공정을 실시하여 선택적으로 게이트 전극(203) 및 소스(205)와 드레인(206)의 표면에 CoSi층을 형성한다. 여기서, 제1 열처리 공정은 400 ~ 500℃의 온도에서 진행할 수 있다. 이어서, 제1 급속열처리 공정이 완료된 후에 실리사이드 반응이 일어나지 않아 미반응된 Co막, Ti막 및 TiN막을 차례로 제거한다. 이때, 스페이서(204)에 의해 반응하지 않는 Co층과 Ti층을 H2, SO4 : H2O2의 혼합액 또는 NH4OH : H2O2 : H2O의 혼합액을 HCl : H2O2 : H2O의 혼합액과 사용하여 습식식각 공정으로 제거한다. 그런 다음, 상기한 바와 같은 결과물에 대해 2차 급속열처리 공정을 실시하여 게이트 전극(203)과 소스(205) 그리고 드레인(206)의 표면에 선택적으로 코발트 실리사이드층(211)을 형성한다. 이때, 제2 열처리 공정은 700 ~ 900℃의 온도에서 진행할 수 있다.
종래기술에 따르면, 상기 산화막(207)이 증착되지 않은 상태에서 상기 코발트 살리사이드층(211)이 형성될 경우, 기판의 실리콘 원자(Si)와 살리사이드층을 형성하기 위해 형성한 내화성 금속 원자(예를 들어, Co)가 결합하는 과정에서 과도하게 실리사이드가 진행되어 상기 기판의 얕은 접합이 파괴되기도 한다.
따라서, 본 발명에서는 상기 얕은 접합이 형성되어 있는 기판 상에 보호막으로서 상기 산화막(207)을 형성하여 상기 살리사이드에 의해 상기 얕은 접합이 파괴되는 것을 방지한다. 이때, 상기 산화막 두께가 너무 두꺼우면, 상기 기판의 실리콘 원자(Si)와 살리사이드용 금속인 코발트 원자(Co)가 반응하지 않아 살리사이드층(CoSi)이 형성되지 않으므로, 상기 산화막은 상기 얕은 접합이 보호되면서 동시에 살리사이드층(CoSi)이 형성되는데 방해되지 않는 두께로 형성해야 하는 것이다.
상기와 같은 조건을 만족하는 산화막의 두께는 0Å을 초과하여 8Å 까지 이다. 이때, 상기 0Å을 초과하여 8Å까지의 산화막 두께는 본 발명에 의해 한정된 것으로서, 상기 산화막 두께가 너무 두꺼우면, 상기 기판의 실리콘 원자(Si)와 살리사이드용 금속인 코발트 원자(Co)가 반응하지 않아 살리사이드층(CoSi)이 형성되지 않으므로 정해둔 수치일 뿐이다.
따라서, 본 발명은 코발트 실리사이드층(211)의 두께에 큰 영향을 미치는 실리콘(Si) 기판 표면에 형성된 산화막(Native oxide)의 두께 변화에 따라, 반비례하여 변화하는 소스와 드레인에 형성된 살리사이드층의 두께를 이용하여 90nm 이하 살리사이드의 공정 마진(Margin)을 확보할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상기한 바와 같이 본 발명은, 살리드사이드의 두께에 영향을 미치는 인자인 산화막의 양을 0Å을 초과하여 8Å까지의 두께로 조절하여 얕은 접합이 파괴되지 않게 살리사이드의 두께를 조절함으로써 누설 전류로 인한 문제가 해소됨에 따라 소자의 신뢰성과 전기적 특성을 개선할 수 있다.

Claims (4)

  1. 소정의 하부 구조물이 형성된 기판상에 게이트 절연층, 게이트 전극층, 스페이서, 소스 및 드레인을 구비하는 단계와,
    PAI(Pre Amorphization Implant) 방법을 통해 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부를 비정질구조로 만드는 단계와,
    전 세정(Pre clean)공정을 수행하여 상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 대해 자연 산화막(Native oxide)을 제거하는 단계와,
    상기 게이트 전극층 상부와 상기 소스 및 드레인 영역 상부에 산화막을 형성하는 단계와,
    상기 산화막 상부에 살리사이드층(Salicide)을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 산화막을 형성하는 단계에서, 상기 산화막은 ALD(Atomic Layer Deposition) 방법을 사용하여 0Å을 초과하여 8Å까지의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 살리사이드층을 형성하는 단계는
    상기 산화막 상부에 Co와 Ti 및 TiN을 형성하는 단계와,
    제1 열처리 공정으로 CoSi층을 형성하는 단계와,
    습식 식각을 통해 반응하지 않은 Co층과 Ti층 및 TiN층을 제거하는 단계와,
    제2 열처리 공정을 통해 코발트 살리사이드층(CoSi2)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에서,
    상기 제1 열처리 공정은 400 ~ 500℃의 온도 범위에서 수행하고, 상기 제2 열처리 공정은 700 ~ 900℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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