JPH1041249A

JPH1041249A - 半導体装置の製造方法

Info

Publication number: JPH1041249A
Application number: JP19302096A
Authority: JP
Inventors: Atsushi Suenaga; 淳末永
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-23
Filing date: 1996-07-23
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】半導体基板上に窒化シリコン膜を成膜する
際、半導体基板の表面側のシリサイド層の凝集を防止し
て当該シリサイド層のシート抵抗値を低く保つ。【解決手段】半導体基板１１の表面側にシリサイド層
１９ａを形成する。減圧ＣＶＤ法によって、半導体基板
１１上に所定膜厚Ｔよりも薄い膜厚ｔで第１窒化シリコ
ン膜２０を成膜する。この際、シリサイド層１９ａに掛
かる熱ストレスを出来るだけ低く抑えて第１窒化シリコ
ン膜２０の成膜を行う。次に、第１窒化シリコン膜２０
の成膜よりも高い成膜温度での減圧ＣＶＤ法によって、
所定膜厚Ｔよりも第１窒化シリコン膜２０の膜厚ｔ分だ
け薄い膜厚で第２窒化シリコン膜２１を成膜する。そし
て、第１窒化シリコン膜２０によってシリサイド層１９
ａへの酸素の供給を遮断しかつシリサイド層１９ａを抑
え込みながら第２窒化シリコン膜２１を成膜して所定膜
厚Ｔの窒化シリコン膜２２を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には表面側に高融点金属のシリサイド層
が形成された半導体基板上に、所定膜厚の窒化シリコン
膜を成膜してなる半導体装置の製造方法に関する。

【０００２】

【従来の技術】近年、半導体装置のさらなる高集積化及
び高機能化の要求に伴い、素子構造の微細化及び配線構
造の多層化が進んでいる。上記素子構造の微細化を達成
するためには、拡散層やゲート電極の低抵抗化が必須で
ある。そこで、シリコンからなる半導体基板の表面側に
形成された拡散層及びポリシリコンからなるゲート電極
の表面層をシリサイド化するセルフアラインシリサイド
（Self Aligned Silicide)技術が開発され、一部の製品
で既に実用化されている。

【０００３】一方、配線構造の多層化を進めるために
は、素子が形成された半導体基板の上方を平坦化する必
要がある。そこで、成膜ガスにオゾン（Ｏ₃）−テトラ
エトキシシラン（ＴＥＯＳ：tetraethoxysilane ）系の
ガスを用いたＣＶＤ（ChemicalVapor Depositiion) 法
によって、表面の平坦化が容易な酸化シリコンからなる
層間絶縁膜を上記半導体基板上に成膜している。ところ
が、このようにして成膜した層間絶縁膜は水分を多く含
み、この膜から拡散された水分は素子の寿命を劣化させ
る要因になる。

【０００４】そこで、素子が形成された半導体基板上に
は、減圧ＣＶＤ法によって成膜した窒化シリコン膜を介
して上記層間絶縁膜を設けるようにする。半導体装置の
層間絶縁膜をこのような構成にすることによって、減圧
ＣＶＤ法で成膜された緻密な膜質を有する窒化シリコン
膜で、上記層間絶縁膜から拡散される水分を遮断し、素
子が形成された半導体基板表面に水分が供給されること
を防止している。

【０００５】上記半導体装置を製造するには、先ず、素
子が形成された半導体基板の表面上に、成膜時の圧力雰
囲気を減圧状態に保った減圧ＣＶＤ法によって、成膜温
度を７６０℃程度の一定温度に保ちなら膜厚１００ｎｍ
程度の窒化シリコン膜を成膜する。その後、この窒化シ
リコン膜上に上記層間絶縁膜を成膜する。

【０００６】

【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法には、以下のような課題があった。すなわ
ち、減圧ＣＶＤ法によって窒化シリコン膜を成膜する際
の成膜温度は、他の絶縁膜を成膜する際（例えば常圧Ｃ
ＶＤ法によって酸化シリコン膜を成膜する際）の成膜温
度と比較して高い。そして、例えば、７６０℃の成膜温
度で１００ｎｍ程度の膜厚の窒化シリコン膜を成膜する
には、１５０分程度の成膜時間を要する。ところが、こ
のような熱履歴がシリサイド層に掛かると、当該シリサ
イド層には凝集が生じ、シート抵抗が上昇する。特に、
素子の微細化が進んでゲート電極や拡散層の幅が細くな
るほど、上記凝集によってシリサイド層が段切れした状
態になり易いため、シート抵抗の上昇が顕著になる。

【０００７】図７は、窒化シリコン膜の成膜温度と成膜
速度との関係を示すいわゆるアレニウスプロットであ
る。この図に示すように、上記シリサイド層の凝集の防
止を目的として窒化シリコン膜の成膜温度を低く設定し
た場合、これによって成膜速度が低下するため所定膜厚
を得るための成膜時間が増加することが分かる。したが
って、単に成膜温度を低くしただけでは、シリサイド層
に掛かる熱ストレスを低減することはできず、上記凝集
を防止することはできない。

【０００８】また、上記水分の侵入を防止するための窒
化シリコン膜の成膜以外でも、半導体基板の表面側にシ
リサイド層を形成した後に、例えば層間絶縁膜を平坦化
するためのリフロー工程や、半導体基板上にキャパシタ
を形成するための成膜工程等の熱工程を行う場合には、
この熱工程で上記シリサイド層に凝集が生じてしまう。

【０００９】そこで本発明は、半導体基板の表面側に形
成されたシリサイド層の凝集を防止して当該シリサイド
層のシート抵抗値を低く保つことができる半導体装置の
製造方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板の表面側に高融点金属のシリサ
イド層を設けてなる半導体装置の製造方法であり、半導
体基板の表面側に前記シリサイド層を形成した後、この
シリサイド層の凝集を抑える膜厚を有する窒化シリコン
膜を、所定温度での減圧ＣＶＤ法によって当該シリサイ
ド層の凝集が開始されるより短い成膜時間で前記半導体
基板上に成膜する工程を行うことを特徴としている。

【００１１】上記半導体装置の製造方法では、当該シリ
サイド層が形成された半導体基板上に、シリサイド層の
凝集を抑える膜厚を有する窒化シリコン膜が、このシリ
サイド層の凝集を防止した状態で成膜される。このた
め、窒化シリコン膜を成膜した後には、当該窒化シリコ
ン膜によってシリサイド層の凝集が防止され、当該凝集
によってシリサイド層の抵抗が上昇することはない。

【００１２】また、本発明の他の半導体装置の製造方法
は、表面側に高融点金属のシリサイド層が形成された半
導体基板上に所定膜厚の窒化シリコン膜を成膜してなる
半導体装置の製造方法であって、先ず、減圧ＣＶＤ法に
よって、上記半導体基板上に前記所定膜厚よりも薄い膜
厚で第１窒化シリコン膜を成膜した後、この第１窒化シ
リコン膜の成膜よりも高い成膜温度での減圧ＣＶＤ法に
よって、上記所定膜厚よりも当該第１窒化シリコン膜の
膜厚分だけ薄い膜厚で第２窒化シリコン膜を成膜するこ
とを特徴としている。

【００１３】上記製造方法では、成膜温度を変化させた
２回の減圧ＣＶＤ法によって窒化シリコン膜が成膜され
る。そして、半導体基板上には、２回目の減圧ＣＶＤ法
よりも低い成膜温度でかつ窒化シリコン膜に必要な所定
膜厚よりも薄い第１窒化シリコン膜が成膜される。この
ため、第１窒化シリコン膜の成膜は、半導体基板の表面
側のシリサイド層に加わる熱ストレスを抑えた状態、す
なわち当該シリサイド層の凝集を抑えた状態で行われ
る。また、このようにして成膜された第１窒化シリコン
膜によって、上記シリサイド層が抑え込まれかつ当該シ
リサイド層への酸素の供給が遮断される。この状態で、
当該第１窒化シリコン膜上に第２窒化シリコン膜が成膜
される。このため、第２窒化シリコン膜の成膜は、半導
体基板の表面側のシリサイド層の凝集を抑えた状態で行
われる。

【００１４】

【発明の実施の形態】図１及び図２は、実施形態の半導
体装置の製造方法を示す図である。以下、先ず、図２を
用いて半導体基板の表面側に素子を形成する手順を説明
し、次に図１を用いて上記素子が形成された半導体基板
の上方に層間絶縁膜を成膜して半導体装置を完成させる
手順を説明する。

【００１５】先ず、図２（１）に示すように、シリコン
からなる半導体基板１１の表面側に、ＬＯＣＯＳ（Locl
Oxidation of Silicon ）法またはトレンチ法により素
子分離領域１２を形成する。ここでは、例えば９５０℃
のウエット酸化によるＬＯＣＯＳ法によって、酸化シリ
コンからなる素子分離領域１２を形成することとする。
そして、素子分離領域１２で分離された半導体基板１１
の活性領域１１ａには、イオン注入によって、トランジ
スタのパンチスルー抑制を目的とした埋め込み層（図示
せず）を形成したりＶｔｈを調整するための不純物を導
入する。

【００１６】その後、ＭＯＳＴｒ．のゲート絶縁膜１３
及びゲート電極１４を形成する。この際、先ず、パイロ
ジェニック酸化（例えば酸化雰囲気温度８５０℃，ガス
雰囲気Ｈ₂／Ｏ₂）によって、半導体基板１１の露出面
に８ｎｍ程度の酸化シリコン膜を成膜する。次に、減圧
ＣＶＤ法（例えば原料ガスＳｉＨ₄，堆積温度６２０
℃）によって、この酸化シリコン膜上にポリシリコン膜
を成膜する。その後、リソグラフィーによって形成した
レジストパターン（図示せず）をマスクに用いてポリシ
リコン膜及び酸化シリコン膜をエッチングし、これによ
って、酸化シリコン膜からなるゲート絶縁膜１３及びポ
リシリコン膜からなるゲート電極１４を形成する。

【００１７】次に、図２（２）に示すように、ゲート電
極１４をマスクにしたイオン注入によって、ＭＯＳトラ
ンジスタ（以下、Ｔｒ．と記す）のＬＤＤ（Lightly Do
pedDorein) 拡散層１５を形成すための不純物を半導体
基板１１の表面層に導入する。上記イオン注入の条件
は、一例として、Ｎチャンネル領域においてはヒ素イオ
ン（Ａｓ⁺）を注入エネルギー２０ｋｅＶ，注入ドーズ
量６×１０¹²個／ｃｍ²に設定し、Ｐチャンネル領域に
おいては二フッ化ホウ素イオン（ＢＦ^{2 +}）を注入エネ
ルギー２０ｋｅＶ，注入ドーズ量２×１０¹³個／ｃｍ²
に設定する。

【００１８】その後、図２（３）に示すように、ゲート
電極１４及びゲート絶縁膜１３の側壁に絶縁性のサイド
ウォール１６を形成する。この際、先ず、ゲート電極１
４を覆う状態で、半導体基板１１上に絶縁膜を１５０ｎ
ｍの膜厚で成膜し、次いでこの絶縁膜を異方性エッチン
グすることによってエッチバックし、当該絶縁膜からな
るサイドウォール１６を形成する。尚、この絶縁膜に
は、常圧ＣＶＤ法やＴＥＯＳやオゾン（Ｏ₃）を用いた
減圧ＣＶＤ法によって成膜した酸化シリコン膜や、減圧
ＣＶＤ法によって成膜した窒化シリコン膜等を用いる。

【００１９】次に、図２（４）に示すように、ゲート電
極１４及びサイドウォール１６をマスクにしたイオン注
入によって、ＭＯＳＴｒ．のソース／ドレイン拡散層１
７を形成すための不純物を半導体基板１１の表面層に導
入する。上記イオン注入の条件は、一例として、Ｎチャ
ンネル領域においてはＡｓ⁺を注入エネルギー６０ｋｅ
Ｖ，注入ドーズ量３×１０¹⁵個／ｃｍに設定し、Ｐチャ
ンネル領域においてはＢＦ^{2 +}を注入エネルギー４０ｋ
ｅＶ，注入ドーズ量３×１０¹⁵個／ｃｍ²に設定する。

【００２０】その後、上記不純物を活性化するための熱
処理を行う。ここでは、例えば１０００℃〜１１００℃
で１０秒程度のＲＴＡ（Rapid Thermal Anneal: 高速加
熱処理) や、８５０〜９５０℃で１０分程度のファーネ
スアニール（Ｆ．Ａ）にて行う。

【００２１】次に、サリサイドプロセスにより、シリコ
ン( ここではゲート電極１４及び半導体基板１１) の露
出表面層に高融点金属のシリサイド層を形成する。この
際先ず、図２（５）に示すように、ＣＶＤ法や蒸着法に
よって、半導体基板１１上の全面に高融点金属膜１８を
３０ｎｍ程度の膜厚で成膜する。高融点金属膜１８とし
ては、例えばチタン（Ｔｉ），コバルト（Ｃｏ），ニッ
ケル（Ｎｉ），プラチナ（Ｐｔ）等を用いる。

【００２２】次いで、図２（６）に示すように、ＲＴＡ
による熱処理（例えば窒素雰囲気中で６５０℃，３０
秒）を行うことによって、高融点金属膜１８とゲート電
極１４及び半導体基板１１との界面でシリサイド反応を
生じさせ、ゲート電極１４及び半導体基板１１の露出表
面層に高融点金属のシリサイド層１９を生成する。この
シリサイド層１９は、シリサイドＣ４９相で構成された
ものになる。また、素子分離領域１２上の高融点金属膜
１８は、シリサイド化反応が生じないためにそのまま残
る。尚、本シリサイド反応はアルゴン雰囲気中の熱処理
でも生じる。

【００２３】その後、図２（７）に示すように、未反応
のまま半導体基板１１の上方に残った高融点金属膜（１
８）を選択的にウエットエッチングで除去する。この
際、例えばアンモニア過水（ＮＨ₃：Ｈ₂Ｏ₂：Ｈ₂Ｏ
＝１：２：６）をエッチング溶液として用い、室温にて
１０分間のエッチング処理を行う。また、エッチング液
は塩酸過水または硫酸過水等でも良い。

【００２４】次に、図２（８）に示すように、窒素雰囲
気中またはアルゴン雰囲気中において８００℃，３０秒
程度の熱処理を行う。これによって、シリサイドＣ４９
相からなるシリサイド層１９を、より低抵抗なシリサイ
ドＣ５４相（５Ω程度）からなるシリサイド層１９ａに
相転移させる。

【００２５】以上のような２ステップアニール法によっ
て、素子としてＭＯＳＴｒ．が形成された半導体基板１
１の表面側に高融点金属のシリサイド層１９ａを形成す
る。そして、この半導体基板１１上に減圧ＣＶＤ法によ
って窒化シリコン膜を成膜するには、以下のようにす
る。尚、この窒化シリコン膜は、半導体基板１１の表面
側に形成した素子への水分の供給を遮断できる程度の所
定膜厚Ｔを有することとし、ここでは１００ｎｍ程度の
膜厚で成膜することとする。

【００２６】先ず、図１（９）に示すように、減圧ＣＶ
Ｄ法によって、表面側にシリサイド１９ａ層が形成され
た半導体基板１１上の全面に、第１窒化シリコン膜２０
を成膜する。この第１窒化シリコン膜２０は、上記所定
膜厚Ｔより薄く、半導体基板１１上の全面を隙間無く覆
いかつシリサイド層１９ａを押さえ込むのに十分な範囲
で、できるだけ薄い膜厚ｔを有することとする。そこ
で、ここでは、５ｎｍ〜１０ｎｍ程度の膜厚で第１窒化
シリコン膜２０を成膜する。

【００２７】また、第１窒化シリコン膜２０の成膜で
は、上記膜厚を得る間にはシリサイド層１９ａが凝集し
ないように、成膜温度と成膜時間とを設定する。図３に
は、シリサイド層１９ａに様々な熱処理を施した場合の
シート抵抗値の変動を示すグラフである。尚、シリサイ
ド層１９ａの初期のシート抵抗値Ｒ₀は、Ｒ₀＝５Ω／
□であり、熱ストレスを加えた後のシート抵抗値ＲがＲ
＞１０Ω／□，Ｒ＝１０Ω／□，Ｒ＜１０Ω／□の場合
で分類してある。そして、減圧ＣＶＤによる窒化シリコ
ン膜の成膜が可能な成膜温度範囲が６５０℃以上であ
り、この温度範囲内における各成膜温度と当該各成膜温
度で５ｎｍの窒化シリコン膜を成膜するのに要する時間
とから、上記第１窒化シリコン膜２０の成膜温度と成膜
時間とを決める。

【００２８】そこで、一例として、第１窒化シリコン膜
２０の成膜条件を、成膜温度＝６８０℃，成膜圧力＝１
００Ｐａ，成膜ガスＳｉＨ₂Ｃｌ₂／ＮＨ₃＝２５ｓｃ
ｃｍ／２５０ｓｃｃｍに設定する。このような成膜条件
で第１窒化シリコン膜２０の成膜を行うことによって成
膜速度を１ｎｍ／分程度にし（図７参照）、５分程度で
第１窒化シリコン膜２０の成膜が完了するようにする。
さらに、この成膜では、シリサイド層１９ａに熱ストレ
スが加わる時間を短く抑えるために、成膜時間以外（例
えば搬送時）における半導体基板１１の加熱時間が短く
抑えられる枚葉式のＣＶＤ装置を用いることとする。

【００２９】次に、図１（１０）に示すように、減圧Ｃ
ＶＤ法によって、第１窒化シリコン膜２０上に、第２窒
化シリコン膜２１を成膜する。この第２窒化シリコン膜
２１は、上記所定膜厚Ｔよりも第１窒化シリコン膜２０
の膜厚ｔ分だけ薄い膜厚で成膜することとする。そこ
で、ここでは、９０ｎｍ程度の膜厚で第２窒化シリコン
膜２１を成膜する。

【００３０】また、上記膜厚の第２窒化シリコン膜２１
を成膜するのに、ここでは、早い成膜速度が得られるよ
うに成膜条件を設定する。成膜条件の一例としては、成
膜温度８００℃，成膜圧力１００Ｐａ，成膜ガスＳｉＨ
₂Ｃｌ₂／ＮＨ₃＝２５ｓｃｃｍ／２５０ｓｃｃｍに設
定して成膜速度を９ｎｍ／分程度にする。これによっ
て、第２窒化シリコン膜２１を１０分程度で成膜し、窒
化シリコン膜の成膜のスループットを確保する。

【００３１】以上によって、高融点金属のシリサイド層
１９ａが形成された半導体基板１１上に第１窒化シリコ
ン膜２０と第２窒化シリコン膜２１とからなる窒化シリ
コン膜２２を成膜する。

【００３２】その後の半導体装置の製造工程としては、
図１（１１）に示すように、窒化シリコン膜２２上にＴ
ＥＯＳガスを用いて酸化シリコンからなる層間絶縁膜２
３を成膜する。次いで、層間絶縁膜２３のリフロー処理
を８５０℃で１０分間行うことによって、当該層間絶縁
膜２３の表面を平坦化する。

【００３３】次いで、図１（１２）に示すように、層間
絶縁膜２３にコンタクトホール２４を形成し、コンタク
トホール２４内にタングステンプラグ２５を埋め込み、
このタングステンプラグ２５に接続する状態でアルミニ
ウム配線２６を形成する。さらに、アルミニウム配線２
６を覆う状態で層間絶縁膜２３上に上層絶縁膜２７を成
膜して表面を平坦化し、この上層絶縁膜２７にここでは
図示しない接続孔を形成し、この接続孔内をプラグで埋
め込み、このプラグに接続する上層配線を形成して半導
体装置１を完成させる。

【００３４】上記半導体装置の製造方法では、シリサイ
ド層１９ａが形成された半導体基板１１上に、先ず、半
導体基板１１上を隙間無く覆い、かつシリサイド層１９
ａを押さえ込むのに十分な範囲でできるだけ薄い膜厚ｔ
の第１窒化シリコン膜２０が成膜される。このため、こ
の第１窒化シリコン膜２０上に第２窒化シリコン膜２１
を成膜する際には、第１窒化シリコン膜２０によってシ
リサイド層１９ａへの酸素の供給が遮断されると共にシ
リサイド層１９ａが抑えこまれる。したがって、第２窒
化シリコン膜２１の成膜の際には、シリサイド層１９ａ
の凝集が防止される。また、第１窒化シリコン膜２０
は、できるだけ低い成膜温度でかつ上述のようなできる
だけ薄い膜厚で成膜される。このため、この第１窒化シ
リコン膜２０を成膜する際には、上記シリサイド層１９
ａに加わる熱ストレスが低く抑えられる。

【００３５】以上のことから、シリサイド層１９ａに凝
集を生じさせることなく、半導体基板１１上に窒化シリ
コン膜２２が成膜される。そして、シリサイド層１９ａ
のシート抵抗値が低く保たれる。図４は、横軸を拡散層
の幅とし、縦軸を拡散層の表面層に形成されたシリサイ
ド層のシート抵抗値としたグラフを示す図である。グラ
フ中のｆ１は、シリサイド層が形成された半導体基板上
に窒化シリコン膜を成膜しない場合のシート抵抗値であ
る。また、グラフ中のｆ２は、上記実施形態の手順で窒
化シリコン膜を成膜した場合のシリサイド層のシート抵
抗値である。そして、グラフ中のｆ３は、従来方法で窒
化シリコン膜を成膜した場合のシリサイド層のシート抵
抗値である。これらデータの比較からも分かるように、
実施形態の方法では、シリサイド層のシート抵抗値を上
昇させることなく半導体基板上に窒化シリコン膜が成膜
されたことが確認できる。

【００３６】また、図３におけるグラフ中のｆ４は、上
記実施形態の手順で窒化シリコン膜を成膜した後、８０
０℃で１０分間の熱処理を行った場合のシート抵抗値で
ある。また、グラフ中のｆ５は、従来方法で窒化シリコ
ン膜を成膜した後、８００℃で１０分間の熱処理を行っ
た場合のシート抵抗値である。これらのデータから、シ
リサイド層１９ａの上部に窒化シリコン膜２２を成膜し
た後には、この窒化シリコン膜１９ａによってシリサイ
ド層１９ａが押さえ込まれ当該シリサイド層１９ａが凝
集し難くなることが分かる。

【００３７】このため、図１（１１）を用いて説明した
層間絶縁膜２３のリフロー処理（８５０℃，１０分間）
においても、上記窒化シリコン膜２２下の上記シリサイ
ド層１９ａが凝集することが防止され、当該シリサイド
層１９ａのシート抵抗値の上昇を防止することが可能に
なる。

【００３８】このことから、半導体基板１１の表面側に
シリサイド層１９ａを形成した後、当該半導体基板１１
に対して熱処理工程が行われる場合には、シリサイド層
１９ａが形成れた半導体基板１１上に上記実施形態のよ
うにして窒化シリコン膜２２を形成した後に、上記熱処
理工程を行うようにする。そして、当該熱処理工程での
熱履歴によってシリサイド層１９ａが凝集することを防
止し、当該シリサイド層１９ａのシート抵抗を低い値に
保たれるようにることができる。

【００３９】このため、例えば、シリサイド層１９ａが
設けられた半導体基板１１上にＤＲＡＭのキャパシタを
設けてなる半導体装置を形成することが可能になる。こ
の場合、シリサイド層１９ａが形成された半導体基板１
１上に上記実施形態のようにして窒化シリコン膜２２を
成膜する。その後、当該キャパシタを形成する工程を行
う。これによって、当該キャパシタ形成における熱履歴
によってシリサイド層１９ａに凝集が生じることを防止
した状態で、半導体基板上にキャパシタを形成すること
ができる。

【００４０】次に、図５には、上記実施形態の変形例を
示す。すなわち、ここで示す変形例は、ＭＯＳＴｒ．の
ソース／ドレイン拡散層１７に達するコンタクトホール
２４を自己整合的に形成する場合の例である。

【００４１】この場合、図５（１）に示すように、ポリ
シリコン膜とシリサイド膜とからなるゲート電極１４上
にオフセット絶縁膜５１を設け、ゲート電極１４及びオ
フセット絶縁膜５１の側壁にサイドウォール１６を形成
する。サイドウォール１６の形成は上記実施形態で図２
（３）を用いて説明したと同様の手順で行う。その後の
工程は、上記実施形態で図２（４）〜（８）を用いて説
明したと同様に行い、ソース／ドレイン拡散層１７の表
面層にのみシリサイド層１９ａを形成する。

【００４２】次に、図５（２）に示すように、シリサイ
ド層１９ａが形成された半導体基板１１上に窒化シリコ
ン膜２２を成膜する。この窒化シリコン膜２２の成膜
は、上記実施形態で図１（９）及び（１０）を用いて説
明したと同様に行う。その後の工程は、上記実施形態で
図１（１１）及び（１２）を用いて説明したと同様に行
う。

【００４３】この変形例では、窒化シリコン膜２２上の
層間絶縁膜２３にコンタクトホール２４を形成する際、
サイドウォール１６の側壁に成膜された厚膜の窒化シリ
コン膜２２部分がエッチングのストッパになる。このた
め、ソース／ドレイン拡散層１７に達する上記コンタク
トホール２４が、自己整合的に形成される。

【００４４】尚、上記変形例を含む実施形態では、窒化
シリコン膜２２を形成する際、第１の窒化シリコン膜２
２の成膜と第２の窒化シリコン膜２２の成膜とを、それ
ぞれ別の装置を用いて不連続に行うようにした。しか
し、本発明の半導体装置の製造方法では、第１の窒化シ
リコン膜２２の成膜と第２の窒化シリコン膜２２の成膜
とは、図６に示すように連続的に行っても良い。すなわ
ち、この場合、ＣＶＤ装置内において第１の窒化シリコ
ン膜２２を成膜した後、ただちに成膜温度を上昇させて
第２の窒化シリコン膜２２の成膜に移行する。

【００４５】上記のように成膜を行った場合において
も、上記実施形態と同様の効果を得ることができる。

【００４６】また、半導体基板１１の表面側にシリサイ
ド層１９ａを形成した後、当該半導体基板１１の表面側
に層間絶縁膜を形成することなく、当該半導体基板１１
に対して熱ストレスが加わるような工程を行う場合に
は、シリサイド層１９ａ上の窒化シリコン膜は膜厚は、
必ずしも水分の侵入を遮断する程必要ではない。そこ
で、シリサイド層１９ａが形成された半導体基板１１上
に、上記第１窒化シリコン膜２０のみからなる窒化シリ
コン膜を成膜する。これによって、シリサイド層１９ａ
を形成した後、上記熱ストレスが加わる工程を行って
も、第１窒化シリコン膜２０からなる窒化シリコン膜に
よって当該シリサイド層１９ａに凝集が生じることが防
止され、シリサイド層１９ａの抵抗値を低く保つことが
できる。

【００４７】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、シリサイド層の凝集を抑える膜
厚を有する窒化シリコン膜をシリサイド層の凝集を防止
した状態で半導体基板上に成膜することで、窒化シリコ
ン膜の成膜及び後工程でシリサイド層に熱が加わって
も、当該シリサイド層が凝集によってシリサイド層の抵
抗が上昇することはない。このため、シリサイド層を形
成した後に、熱処理を伴う工程を行うことが可能にな
る。

【００４８】また、本発明の他の半導体装置の製造方法
によれば、減圧ＣＶＤ法によって所定膜厚よりも薄い第
１窒化シリコン膜を成膜した後、この成膜よりも高温の
減圧ＣＶＤ法によってさらに第２窒化シリコン膜を成膜
することで、低温で成膜した第１窒化シリコン膜によっ
て半導体基板の表面側に形成されたシリサイド膜を抑え
込みかつ当該シリサイド層への酸素の供給を遮断した状
態で、第２窒化シリコン膜を成膜することが可能にな
る。このため、表面側に高融点金属のシリサイド層が形
成された半導体基板上に、所定膜厚の窒化シリコン膜を
成膜してなる半導体装置において、シリサイド層のシー
ト抵抗を低く保つことができる。

【図面の簡単な説明】

【図１】実施形態を示す断面工程図である。

【図２】素子の形成手順を示す断面工程図である。

【図３】熱処理条件によるシリサイド層のシート抵抗の
変動を示すグラフである。

【図４】シリサイド層の形成幅とシート抵抗との関係を
示すグラフである。

【図５】他の実施形態の変形例を示す断面工程図であ
る。

【図６】窒化シリコン膜成膜の他の例を示すグラフであ
る。

【図７】成膜温度と成膜速度の関係を示すグラフであ
る。

【符号の説明】

１半導体装置１１半導体基板１９ａシリ
サイド層２０第１窒化シリコン膜２１第２窒化シリコン
膜２２窒化シリコン膜Ｔ所定膜厚

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面側に高融点金属のシリ
サイド層を設けてなる半導体装置の製造方法であって、前記半導体基板の表面側にシリサイド層を形成する工程
を行った後、前記シリサイド層の凝集を抑える膜厚を有する窒化シリ
コン膜を、所定温度での減圧ＣＶＤ法によって当該シリ
サイド層の凝集が開始されるより短い成膜時間で前記半
導体基板上に成膜する工程を行うこと、を特徴とする半導体装置の製造方法。
【請求項２】表面側に高融点金属のシリサイド層が形
成された半導体基板上に、所定膜厚の窒化シリコン膜を
成膜してなる半導体装置の製造方法であって、減圧ＣＶＤ法によって、前記半導体基板上に前記所定膜
厚よりも薄い膜厚で第１窒化シリコン膜を成膜する工程
と、前記第１窒化シリコン膜の成膜よりも高い成膜温度での
減圧ＣＶＤ法によって、前記所定膜厚よりも当該第１窒
化シリコン膜の膜厚分だけ薄い膜厚で第２窒化シリコン
膜を成膜する工程とを行い、前記第１窒化シリコン膜と前記第２窒化シリコン膜とか
らなる窒化シリコン膜を成膜することを特徴とする半導
体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記第１窒化シリコン膜は、前記シリサイド層の凝集を
抑える膜厚を有し、かつ所定温度での減圧ＣＶＤ法によ
って当該シリサイド層の凝集が開始されるより短い成膜
時間で前記半導体基板上に成膜されること、を特徴とする半導体装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記窒化シリコン膜の所定膜厚は、当該窒化シリコン膜
の上層からの水分の侵入を遮断する膜厚であること、を特徴とする半導体装置の製造方法。
【請求項５】請求項３記載の半導体装置の製造方法に
おいて、前記窒化シリコン膜の所定膜厚は、当該窒化シリコン膜
の上層からの水分の侵入を遮断する膜厚であること、を特徴とする半導体装置の製造方法。