KR100604496B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 안정적인 전기적 특성을 갖는 실리사이드층의 형성 및 게이트 전극 상에 형성되는 실리사이드층의 측면 확산을 억제할 수 있는 반도체 소자의 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판의 액티브 영역 상에 게이트 전극 및 소스/드레인 영역을 순차적으로 형성하는 단계; 상기 게이트 전극의 상부를 소정 두께만큼 식각하는 단계; 상기 기판 전면 상에 실리사이드 형성용 금속층인 티타늄/티타늄 나이트라이드의 이중층을 적층하는 단계; 상기 기판에 대하여 제 1 열처리 공정을 적용하여 상기 게이트 전극 상부 표면 및 상기 소스/드레인 영역의 기판 표면 상에 제 1 실리사이드층을 형성하는 단계; 상기 반도체 기판의 액티브 영역 상의 미반응된 금속층을 제거하는 단계 및 상기 기판에 대하여 제 2 열처리 공정을 적용하여 상기 제 1 실리사이드층을 안정화된 제 2 실리사이드층으로 변환시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
실리사이드, 비정질
Description
도 1a 및 도 1b는 살리사이드 공정을 적용한 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 소자분리막
203 : 게이트 절연막 204 : 게이트 전극
205 : 스페이서 206 : 이온 주입층
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 안정적인 전기적 특성 을 갖는 실리사이드층의 형성 및 게이트 전극 상에 형성되는 실리사이드층의 측면 확산을 억제할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 진행됨에 따라 설계 룰(design rule)이 미세화되면서 모스 트랜지스터의 소오스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 금속 배선의 선폭이 축소되면, 게이트 전극과 금속 배선을 콘택시키거나 소오스/드레인과 금속 배선을 콘택시키기 위한 콘택홀의 사이즈도 함께 축소된다. 이렇게 되면, 게이트 전극과 금속 배선의 콘택 저항이 증가하므로 금속 배선의 저항이 증가하고 결국에는 반도체 소자의 동작 속도가 늦어진다. 그럼에도 불구하고, 반도체 소자의 고집적화와 더불어 고속화에 대한 요구가 더욱 높아지고 있는 실정이다.
현재, 일반적인 씨모스(CMOS: Complementary Metal Oxide Silicon) 트랜지스터 구조의 에프이티(FET: Field Effect Transistor)에 있어서, 트랜지스터 구동회로의 콘택 저항을 저감시키기 위해 게이트 전극의 상층부로서 비저항이 낮은 실리사이드(Silicide)를 형성시키는 기술이 개발되었다. 실리사이드의 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과, 상기 소오스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소오스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘이 노출된 부분과 절연체가 있는 부분에 동시에 적층시킨 후 열처리시키면, 실리콘 부분이 실리사이드화 반응을 하여 실리사이드로 변형되고 절연체 상의 고융점 금속은 실리사이드화 반응을 하지 않고 그대로 존재한다. 그러므로, 실리사이드만 남기기 위해 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜주어야 한다. 살리사이드 공정이 모스 트랜지스터 또는 비메모리 소자의 제조에 적용되기 시작하면서 기존의 화학 기상 증착 공정에 의한 살리사이드 형성 공정을 대치하게 되었다.
살리사이드 공정을 적용한 종래의 반도체 소자 제조방법을 설명하면 다음과 같다. 먼저, 도 1a에 도시한 바와 같이 반도체 기판(101)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 소자분리막(102)을 형성하여 소자의 액티브 영역과 소자격리영역을 형성한다. 이어, 반도체 기판의 표면을 열산화하여 산화막(103)을 형성하고 그런 다음, 게이트 전극(104)을 형성하기 위하여 상기 산화막 상에 n형 또는 p형 불순물이 도핑된 다결정실리콘층(in-situ doped polycrystalline silicon)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 다결정실리콘층(undoped polycrystalline silicon)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 다결정실리콘층은 이후 공정에서 패터닝되어 게이트 전극(104)를 이루게 된다. 이 때, 증착되는 다결정실리콘층은 전체 게이트 전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
이와 같은 상태에서, 다결정실리콘층과 산화막을 포토리소그래피 공정 및 식각 공정을 이용하여 순차적으로 패터닝하여 잔류한 다결정실리콘층과 산화막으로 이루어진 게이트 전극(104)과 게이트 절연막(103)을 형성한다. 그런 다음, 적절한 도전형의 불순물 이온 주입으로 게이트 전극이 형성되지 않은 기판의 액티브 영역에 소스/드레인용 불순물 도핑 영역을 형성한다.
이어, 상기 게이트 전극을 포함한 기판 전면 상에 소정 두께의 산화막을 적층한다. 이 때, 상기 산화막은 게이트 전극의 측면을 절연시키며, LDD 구조의 트랜지스터를 형성할 경우 고농도 불순물 도핑 영역을 형성하기 위한 이온주입 마스크의 일부로 사용되는 스페이서 형성용 재료가 될 수 있다. 그런 다음, 상기 산화막을 이방성 식각하여 게이트 전극의 측벽에 잔류한 산화막으로 이루어진 스페이서(105)를 형성한다.
이와 같은 상태에서, 불순물 도핑 영역이 형성된 액티브 영역과 노출된 게이트 전극의 표면을 포함한 기판의 전면에 실리사이드 형성용 금속층(106)을 적층한다. 이 때, 금속층(106)은 게이트 전극 및 액티브 영역(S/D)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 실리사이드를 형성할 수 있는 금속 예를 들어, 티타늄(Ti) 등을 사용할 수 있으며 증착방법은 스퍼터링(sputtering)을 이용한다.
금속층(106)이 증착된 상태에서, 도 1b에 도시한 바와 같이 상기 기판을 대상으로 제 1 열처리 공정을 실시하여 상기 금속층의 티타늄과 게이트 전극 및 액티브 영역의 실리콘을 반응시켜 준안정상태의 실리사이드인 C-49 티타늄 실리사이드층(107)을 형성한다. 이어, 상기 C-49 티타늄 실리사이드층을 안정상태인 C-54 티타늄 실리사이드층으로 상변태(Phase transformation)시키기 위하여 상기 기판에 대하여 제 2 열처리 공정을 적용하면 종래 기술에 따른 살리사이드 공정을 이용한 반도체 소자의 제조 공정은 완료된다.
종래의 살리사이드 공정을 이용한 반도체 소자의 제조방법에 있어서, 다결정 실리콘으로 이루어진 게이트 전극 상에 티타늄 실리사이드층을 형성시킬 때, 상기 다결정실리콘층의 불균일한 입계(Grain boundary)를 따라 티타늄 원자가 확산되어 티타늄 실리사이드층의 응집(agglomeration) 현상이 발생하기 쉽다. 이에 따라, 티타늄 실리사이드층의 균일한 생성이 어려워져 콘택홀들의 콘택 저항 편차가 커지게 된다.
또한, 반도체 소자의 초고집적화에 따라 게이트 전극 패턴의 폭이 더욱 축소됨에 따라 상기 게이트 전극 상에 실리사이드층을 형성함에 있어 상기 실리사이드층이 측면 확산(Lateral growth)하게(도 1b의 화살표 방향) 되어 게이트 전극과 액티브 영역의 소스/드레인 영역이 단락(short)되는 문제점이 발생할 가능성이 농후하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 안정적인 전기적 특성을 갖는 실리사이드층의 형성 및 게이트 전극 상에 형성되는 실리사이드층의 측면 확산을 억제할 수 있는 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판의 액티브 영역 상에 게이트 전극 및 소스/드레인 영역을 순차적으로 형성하는 단계; 상기 게이트 전극의 상부를 소정 두께만큼 식각하는 단계; 상기 기판 전면 상에 실리사이드 형성용 금속층인 티타늄/티타늄 나이트라이드의 이중층을 적층하는 단계; 상기 기판에 대하여 제 1 열처리 공정을 적용하여 상기 게이트 전극 상부 표면 및 상기 소스/드레인 영역의 기판 표면 상에 제 1 실리사이드층을 형성하는 단계; 상기 반도체 기판의 액티브 영역 상의 미반응된 금속층을 제거하는 단계 및 상기 기판에 대하여 제 2 열처리 공정을 적용하여 상기 제 1 실리사이드층을 안정화된 제 2 실리사이드층으로 변환시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 게이트 전극을 형성한 다음, 상기 소스/드레인 영역을 형성하기 전에, 상기 게이트 전극의 좌우 측벽에 게이트 전극에 상응하는 높이를 갖는 스페이서를 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 게이트 전극의 상부를 100∼300Å 정도의 두께만큼 식각할 수 있다.
바람직하게는, 상기 게이트 전극 상부의 소정 두께만큼 식각하는 단계 이후에, 기판 전면 상에 게르마늄 이온을 주입하여 상기 게이트 전극 표면 및 액티브 영역의 기판 표면 근처에 소정의 이온 주입층을 형성할 수 있다.
바람직하게는, 상기 게르마늄 이온의 주입은 10∼50KeV의 에너지와, 1E14∼15 ions/cm2 의 농도로 주입할 수 있다.
바람직하게는, 상기 실리사이드층 형성용 금속층은 티타늄/티타늄 나이트라 이드의 이중층으로 형성할 수 있다.
바람직하게는, 상기 티타늄 및 티타늄 나이트라이드층은 각각 100∼500Å의 두께로 형성할 수 있다.
바람직하게는, 상기 제 1 열처리 공정은 질소 분위기 하에서 600∼800℃의 온도에서 10∼60초 정도 진행하고, 제 2 열처리 공정은 질소 분위기 하에서 650∼850℃의 온도에서 10∼60초 정도 진행할 수 있다.
본 발명의 특징에 따르면, 게이트 전극 패턴의 상부를 부분 식각하여 소정 두께만큼 제거함으로써 후속의 실리사이드층 형성 공정시 실리사이드층이 게이트 전극 패턴의 폭 이외의 영역으로 측면 확산되는 것을 억제하여 게이트 전극과 액티브 영역이 단락(short)되는 것을 방지할 수 있으며, 실리사이드층 형성 공정 전에 게이트 전극 표면 및 액티브 영역의 기판 표면에 게르마늄 이온을 주입하여 다결정실리콘층을 비정질화함으로써 실리사이드층 형성용 금속 원자가 다결정실리콘층의 입계를 따라 무분별 확산되는 것을 방지하여 안정적인 전기적 특성을 갖는 실리사이드층을 형성할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
본 발명에 따른 반도체 소자의 제조방법은 먼저, 도 2a 도시한 바와 같이 단결정 실리콘 기판과 같은 반도체 기판(201)의 액티브 영역 상에 게이트 절연막 예 를 들어, 산화막(203)을 열산화 공정에 의해 성장시킨다. 설명의 편의상, 도면에 도시되지 않았으나 반도체 기판의 액티브 영역을 구분하기 위해 반도체 기판의 필드 영역에 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation, STI)과 같은 통상의 소자격리방법에 의해 소자분리막(202)을 미리 형성시킴은 자명한 사실이다.
이어, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition, LPCVD) 공정을 이용하여 상기 산화막(203) 상에 게이트 전극을 위한 도전층인 다결정실리콘층(204)을 2000Å 정도의 두께로 형성한다. 여기서, 상기 다결정실리콘층을 형성할 때, p형 또는 n형 불순물 이온을 도핑시킬 수도 있으며 도핑시키지 않을 수도 있다.
이와 같은 상태에서, 상기 다결정실리콘층 및 산화막을 포토리소그래피 및 식각 공정을 통해 선택적으로 패터닝하여 게이트 전극 패턴(204) 및 게이트 절연막(203)을 형성한다. 그런 다음, 상기 게이트 전극(204)을 포함한 기판 전면 상에 스페이서(205)를 위한 절연막 예를 들어, 상기 게이트 절연막인 산화막과의 식각 선택비가 큰 질화막을 적층시킨다. 이후, 상기 질화막을 이방성 식각 특성을 갖는 에치백(etch back) 공정을 이용하여 상기 게이트 전극의 표면이 노출될 때까지 식각시킨다. 이 때, 상기 기판의 액티브 영역 상의 기판도 함께 노출된다. 이에 따라, 상기 게이트 전극(204)의 좌우 측벽에 스페이서(205)가 형성된다.
스페이서 형성이 완료된 상태에서, 도 2b에 도시한 바와 같이 이온주입공정을 이용하여 소스/드레인(S/D)을 위한 불순물을 기판의 액티브 영역에 이온주입시킨다. 이에 따라, 상기 게이트 전극을 사이에 두고 기판의 액티브 영역에 소스/드 레인(S/D)이 형성된다. 물론, 상기 스페이서를 형성하기 전에 기판 전면 상에 저농도의 불순물 이온을 주입하여 LDD 구조를 형성할 수도 있다.
이와 같은 상태에서, 도 2c에 도시한 바와 같이 상기 게이트 전극(204)을 포함한 기판 전면 상에 감광막(도시하지 않음)을 도포한 다음, 포토리소그래피 공정을 이용하여 상기 게이트 전극을 노출시키도록 상기 감광막을 선택적으로 패터닝한 후, 노출된 게이트 전극에 대하여 습식 또는 건식 식각 공정을 적용하여 상기 게이트 전극의 상부를 소정 두께(d) 예를 들어, 100∼300Å 정도 식각하여 제거한다. 이와 같이 게이트 전극(204)의 상부를 소정 두께 식각하는 이유는 후속의 실리사이드층 형성 공정시 실리사이드층이 게이트 전극 패턴의 폭을 넘어 확산되는 것을 방지하기 위함이다.
이어, 상기 기판 전면 상에 게르마늄 이온을 주입하여 상기 게이트 전극 표면 근처와 상기 액티브 영역의 기판 표면 근처에 각각 소정의 이온 주입층(206)을 형성한다. 여기서, 상기 게르마늄 이온은 10∼50KeV의 에너지와, 1E14∼15 ions/cm2 의 농도로 주입한다. 상기 게르마늄 이온이 주입되어 형성된 이온 주입층은 상기 게이트 전극 및 액티브 영역의 기판의 다결정실리콘층을 비정질화(amorphization)하는 역할을 수행한다.
이와 같은 상태에서, 도 2d에 도시한 바와 같이 상기 부분 식각된 게이트 전극(204) 및 액티브 영역(S/D)을 포함한 기판 전면 상에 실리사이드 형성용 금속층(207)을 적층한다. 여기서, 상기 금속층은 티타늄/티타늄 나이트라이드(Ti/TiN)의 이중층으로 형성할 수 있으며, 이 때의 티타늄은 100∼500Å, 티타늄 나이트라이드는 100∼500Å 의 두께로 각각 적층할 수 있다. 또한, 상기 티타늄 계열의 금속층 이외에도 코발트(Co) 등을 사용할 수 있다.
실리사이드 형성용 금속층(207)이 형성된 상태에서, 도 2e에 도시한 바와 같이 상기 기판 전면을 대상으로 제 1 열처리 공정을 진행하여 상기 금속층 예를 들어, 티타늄/티타늄 나이트라이드와 게이트 전극 표면 및 액티브 영역의 기판 표면의 실리콘과 반응하도록 하여 티타늄 실리사이드층(TiSi2)(208)을 형성한다. 이 때, 전술한 바와 같이 상기 게이트 전극 표면 및 액티브 영역의 기판 표면 내에 게르마늄 이온이 주입되어 소정의 이온 주입층을 형성함에 따라, 이온이 주입된 영역에서의 다결정실리콘층은 상기 게르마늄 이온에 의해 비정질화되어 입계(Grain boundary)가 사라지게 된다. 이에 따라, 종래의 실리사이드층 형성을 위한 열처리 공정시 티타늄 원자가 상기 다결정실리콘층의 입계를 따라 무분별 확산되는 것을 방지할 수 있게 되며 형성되는 실리사이드층의 입도(Grain size)를 최소화할 수 있게 된다.
한편, 상기 제 1 열처리 공정은 질소 분위기 하에서 600∼800℃의 온도에서 10∼60초 정도 진행할 수 있다. 상기 제 1 열처리 공정을 통하여 상기 게이트 전극 표면 및 액티브 영역의 기판 표면에 형성되는 티타늄 실리사이드층은 준안정상태(quasi-equilibrium)인 C-49형 티타늄 실리사이드층으로서 비교적 높은 저항을 갖는다. 따라서, 상기 C-49형 티타늄 실리사이드층을 안정상태의 C-54형 티 타늄 실리사이드층으로의 상변태(Phase Transformation)가 요구된다. 상기 C-49형과 C-54형을 각각 제 1, 제 2 티타늄 실리사이드층이라 할 수 있다.
상기의 티타늄 실리사이드층의 상변태를 위해 제 2 열처리 공정을 진행한다. 상기 제 2 열처리 공정은 질소 분위기 하에서 650∼850℃의 온도에서 10∼60초 정도 진행하는 급속 열처리 공정을 적용할 수 있다
한편, 상기 제 1 열처리 공정 진행 후 게이트 전극 표면 및 액티브 영역의 기판 표면 이외의 영역 금속층은 미반응된 채로 잔류하는데, 이와 같은 미반응 금속층은 상기 제 1 열처리 공정 진행 후 암모니아를 이용한 습식 식각 공정을 통해 제거시키며, 습식 식각 에천트(etchant)로 H2O, 30%H2O2, NH4OH를 5:1:1로 혼합한 용액을 사용한다.
본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
게이트 전극 패턴의 상부를 부분 식각하여 소정 두께만큼 제거함으로써 후속의 실리사이드층 형성 공정시 실리사이드층이 게이트 전극 패턴의 폭 이외의 영역으로 측면 확산되는 것을 억제하여 게이트 전극과 액티브 영역이 단락(short)되는 것을 방지할 수 있다.
또한, 실리사이드층 형성 공정 전에 게이트 전극 표면 및 액티브 영역의 기판 표면에 게르마늄 이온을 주입하여 다결정실리콘층을 비정질화함으로써 실리사이 드층 형성용 금속 원자가 다결정실리콘층의 입계를 따라 무분별 확산되는 것을 방지하여 안정적인 전기적 특성을 갖는 실리사이드층을 형성할 수 있게 된다.
Claims (8)
- 반도체 기판의 액티브 영역 상에 게이트 전극 및 소스/드레인 영역을 순차적으로 형성하는 단계;상기 게이트 전극의 상부를 소정 두께만큼 식각하는 단계;상기 기판 전면 상에 실리사이드 형성용 금속층인 티타늄/티타늄 나이트라이드의 이중층을 적층하는 단계;상기 기판에 대하여 600℃ ~ 700℃의 온도로 30초 ~ 60초의 시간 동안 제 1 열처리 공정을 수행하여 상기 게이트 전극 상부 표면 및 상기 소스/드레인 영역의 기판 표면 상에 제 1 실리사이드층을 형성하는 단계;상기 반도체 기판의 액티브 영역 상의 미반응되어 잔류된 상기 이중층을 제거하는 단계; 및상기 기판에 대하여 650℃ ~ 850℃의 온도로 30초 ~ 60초의 시간 동안 제 2 열처리 공정을 수행하여 상기 제 1 실리사이드층을 안정화된 제 2 실리사이드층으로 변환시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극을 형성한 다음, 상기 소스/드레인 영역을 형성하기 전에,상기 게이트 전극의 좌우 측벽에 게이트 전극에 상응하는 높이를 갖는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극의 상부를 100∼300Å 정도의 두께만큼 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 전극 상부의 소정 두께만큼 식각하는 단계 이후에,기판 전면 상에 게르마늄 이온을 주입하여 상기 게이트 전극 표면 및 액티브 영역의 기판 표면 근처에 소정의 이온 주입층을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 게르마늄 이온의 주입은 10∼50KeV의 에너지와, 1E14∼15 ions/cm2 의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서, 상기 티타늄 및 티타늄 나이트라이드층은 각각 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
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