KR100818397B1 - 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법에 관한 것으로서, 특히 반도체 기판에 게이트 전극 및 그 측벽에 스페이서를 형성하고, 반도체 기판에 소오스/드레인을 형성한 후에, 게이트 전극 및 소오스/드레인에 각각 티타늄 나이트라이드 실리사이드막(TiSiN)을 형성한다. 그러므로, 본 발명은 게이트 전극 또는 소오스/드레인 영역에 티타늄 나이트라이드 실리사이드막(TiSiN)을 제조함으로써, 종래 물리기상증착 공정 및 열처리 공정에 의해 형성되는 티타늄 실리사이드막에 비해 고집적 반도체 소자에서 균일한 실리사이드막 구조를 형성할 수 있어 반도체 소자의 접촉 저항을 크게 낮출 수 있다.
티타늄 나이트라이드 실리사이드(TiSiN), 열분해, 플라즈마처리
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 티타늄 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도,
도 2는 본 발명에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막을 나타낸 수직 단면도,
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도,
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법을 설명하기 위한 흐름도,
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도,
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 기판 102 : 필드 산화막
104 : 게이트 산화막 106 : 게이트 전극
108 : LDD 영역 110 : 스페이서
112 : 소오스/드레인 영역 114 : 티타늄 나이트라이드 실리사이드막
본 발명은 반도체 제조방법에 관한 것으로서, 특히 고집적 반도체 소자에서 균일하고 콘택 저항이 작은 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법에 관한 것이다.
현재, 반도체 소자의 집적도가 증가함에 따라 배선의 폭이 감소하여 배선의 면저항(sheet resistance)이 증가한다. 배선의 면저항이 증가하면, 집적회로 내에서 소자의 신호 전송 시간이 지연된다. 이를 방지하고자, 비저항이 낮으면서도 고온에서 안정한 고융점의 실리사이드(silicide) 물질을 트랜지스터의 게이트 전극뿐만 아니라 소오스/드레인 접합 등에 추가함으로써 배선의 면저항 및 콘택 저항을 낮추었다. 이러한 실리사이드 물질은 주로 실리콘과 반응하는 희토류 금속을 이용한다. 실리사이드의 예를 들면, 텅스텐 실리사이드(WSi2), 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2) 등이 있다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 티타늄 실리사이드막 제조방법을 순차적으로 나타낸 공정 순서도이다.
이들 도면을 참조하면, 종래 기술에 의한 반도체 소자의 티타늄 실리사이드 막 제조 방법은 다음과 같이 진행된다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10) 등에 필드 산화막(12)을 형성하여 소자의 활성영역과 비활성영역을 구분한다. 그리고, 실리콘 기판(10)의 활성영역에 게이트 산화막(13)을 형성하며 도프트 폴리실리콘층을 증착하고 이를 패터닝하여 게이트 전극(14)을 형성한다. 계속해서 실리콘 기판(10)의 소오스/드레인 영역에 저농도 불순물을 이온주입하여 LDD(Lightly Doped Drain) 영역(16)을 형성한다. 게이트 전극(14)의 측면에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)으로 스페이서(spacer)(18)를 형성한다. 스페이서(18)가 형성된 결과물에 고농도 불순물을 이온 주입하여 소오스/드레인 영역(20)을 형성한다.
그리고, 도 1b에 도시된 바와 같이, 상기 결과물 전면에 실리사이드용 금속으로서 Ti층(22) 또는 TiN층(24)을 물리적기상증착(PVD : Physical Vapor Deposition) 등의 공정으로 증착하고, 열처리 공정으로서 RTP(Rapid Thermal Process)를 실시한다.
도 1c에 도시된 바와 같이, 상기 RTP에 의해 게이트 전극(14) 상부와 소오스/드레인 영역(20)의 실리콘과 Ti층(22) 또는 TiN층(24)이 실리사이드 반응을 하여 각각의 표면에는 티타늄 실리사이드막(TiSix)(26)이 형성된다. 그리고, 실리사이드 반응이 일어나지 않은 영역의 Ti층(22) 또는 TiN층(24)을 제거함으로써 게이트 전극(14)과 소오스/드레인 영역(20)에만 티타늄 실리사이드막(26a)(26b)이 남도록 한다.
그러므로, 종래 기술은 게이트 전극(14) 상부의 티타늄 실리사이드막(26a)과 소오스/드레인 영역(20) 표면의 티타늄 실리사이드막(26b)에 의해 각각의 면저항을 낮출 수 있다. 이에 따라, 게이트 전극(14), 소오스/드레인 영역(20)과 콘택되는 배선의 콘택 저항을 낮출 수 있다.
하지만, 종래 티타늄 실리사이드(TiSix) 제조 공정은 물리적기상증착(PVD : Physical Vapor Deposition) 방식으로 Ti층(22) 또는 TiN층(24)을 증착한 후에 RTP 등의 열처리 공정을 수행하는데, 실리콘 원자가 주확산 원소(dominant diffusion source)로 거동하여 균일(conformal)한 티타늄 실리사이드막을 형성하는데 어려움이 있다.
그러므로, 종래 기술에 의한 티타늄 실리사이드막은 0.25㎛ 이하의 고집적 반도체 소자에는 적용하기 어려운 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 게이트 전극 또는 소오스/드레인 영역에 티타늄 나이트라이드 실리사이드막을 제조함으로써, 고집적 반도체 소자에서 균일한 실리사이드막 구조를 형성할 수 있는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법을 제공하는 데에 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 소자의 실리사이드막 제조 방법에 있어서, 반도체 기판에 게이트 전극 및 그 측벽에 스페이서를 형성하는 단계와, 반도체 기판에 소오스/드레인을 형성하는 단계와, 게이트 전극 및 소오스/드레인에 각각 티타늄 나이트라이드 실리사이드막(TiSiN)을 형성하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막을 나타낸 수직 단면도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 티타늄 나이트라이드 실리사이드막을 갖는 반도체 소자의 구조는, 반도체 기판으로서 실리콘 기판(100)에 형성된 필드 산화막(102)과, 필드 산화막(102)이 형성된 실리콘 기판(100)의 활성 영역 상부에 게이트 산화막(104)을 개재하여 적층된 게이트 전극(106)과, 게이트 전극(106) 에지의 실리콘 기판(100)내에 형성된 LDD 영역(108)과, 게이트 전극(106) 측벽에 형성된 스페이서(110)와, 스페이서(110) 에지의 실리콘 기판(100)내에 형성된 소오스/드레인 영역(112)과, 게이트 전극(106) 및 소오스/드레인 영역(112) 상부면에 각각 형성된 티타늄 나이트라이드 실리사이드막(114)을 포함한다.
그러므로, 본 발명의 제조 방법에 따라 형성된 반도체 소자의 티타늄 나이트라이드 실리사이드막(114)은, 게이트 전극(106) 또는 소오스/드레인 영역(112)에 티타늄 나이트라이드 실리사이드막(TiSiN)을 제조함으로써, 균일한 실리사이드막 물질로 인해 고집적 반도체 소자에서의 균일한 접촉 콘택(ohmic contact) 구조를 형성할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 티타늄 나이트 라이드 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법은 다음과 같이 진행된다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(100)에 필드 산화막(102)을 형성하여 소자의 활성영역과 비활성영역을 구분한다. 그리고, 실리콘 기판(100)의 활성영역에 게이트 산화막(104)을 형성하며 도프트 폴리실리콘층을 증착하고 이를 패터닝하여 게이트 전극(106)을 형성한다. 계속해서 실리콘 기판(100)의 소오스/드레인 영역에 저농도 불순물을 이온주입하여 LDD 영역(108)을 형성한다. 게이트 전극(104)의 측면에 실리콘산화막(SiO2) 또는 실리콘질화막(Si3N4)으로 스페이서(110)를 형성한다. 스페이서(110)가 형성된 결과물에 고농도 불순물을 이온 주입하여 소오스/드레인 영역(112)을 형성한다.
그리고, 도 3b에 도시된 바와 같이, 상기 결과물에서 게이트 전극(106) 및 소오스/드레인 영역(112)에 실리사이드용 금속 물질로서 티타늄 나이트라이드 실리사이드막(114a, 114b)(114)을 각각 형성한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법을 설명하기 위한 흐름도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 티타늄 나이트라이드 실리사이드막(114) 제조 공정은, 우선 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 화학기상증착(CVD : Chemical Vapor Deposition) 챔버에서 열분해하여 티타늄 나이트라이드막(TiN)을 증착한다.(S10) 여기서, TDMAT의 열분해 공정은, 300?? ∼500?? 온도 범위에서 실시한다. 이때, TDMAT는 헬륨(He) 가스에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용한다. 혹은 TDMAT는 직접 액상 주입(direct liquid injection) 방법에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용한다.
그리고, TDMAT로부터 열분해된 티타늄 나이트라이드막(TiN)에 비휘발성 물질, 예를 들면 H2/N2 가스를 포함하는 플라즈마 처리(plasma treatment)를 실시하여 TDMAT내에 포함된 불순물, 예를 들어 하이드로카본(CxHy)을 제거한다.(S20)
그 다음, 불순물이 제거된 티타늄 나이트라이드막(TiN)에 사일렌(SiH4)(silane)을 10sccm∼5000sccm을 20초∼360초 동안 플로우하여 티타늄 나이트라이드 실리사이드막(TiSiN)(114)을 형성한다.(S30∼S40) 여기서, 실리콘과 반응하지 않은 티타늄(Ti)을 제거하는 습식 식각(wet) 공정을 실시하지 않는다.
그러므로, 본 발명에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법은, 게이트 전극(106) 또는 소오스/드레인 영역(112) 표면에 TDMAT 소스를 열분하여 티타늄 나이트라이드막(TiN)을 형성한 후에, 사일렌(SiH4)을 플로우하여 티타늄 나이트라이드 실리사이드막(TiSiN)을 제조함으로써, 추가 RTP 공정을 반드시 사용하지 않고서도 균일한 실리사이드막을 확보할 수 있다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 공정을 순차적으로 나타낸 공정 순서도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법을 설명하기 위한 흐름도이다.
도 5a 내지 도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법은, 다음과 같이 진행된다.
실리콘 기판에 게이트 전극(106), LDD 영역(108), 스페이서(110), 및 소오스/드레인 영역(112)을 형성하고, 게이트 전극(106) 및 소오스/드레인 영역(112)에 아래와 같이 티타늄 나이트라이드 실리사이드막(114a, 114b)(114)을 형성한다.
우선 TDMAT 소스를 화학기상증착(CVD) 챔버에서 열분해하여 티타늄 나이트라이드막(TiN)을 증착한다.(S100) 여기서, TDMAT의 열분해 공정은, 300℃∼500℃ 온도 범위에서 실시한다. 이때, TDMAT는 헬륨(He) 가스에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용한다. 혹은 TDMAT는 직접 액상 주입 방법에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용한다.
그리고, TDMAT로부터 열분해된 티타늄 나이트라이드막(TiN)에 비휘발성 물질, 예를 들면 H2/N2 가스를 포함하는 H2/N2 플라즈마 처리를 실시하여 TDMAT내에 포함된 불순물, 예를 들어 하이드로카본(CxHy)을 제거한다.(S110)
그 다음, 불순물이 제거된 티타늄 나이트라이드막(TiN)에 사일렌(SiH4)을 10sccm∼5000sccm을 20초∼360초 동안 플로우하여 티타늄 나이트라이드 실리사이드막(TiSiN)(114)을 형성한다.(S120∼S130) 여기서, 실리콘과 반응하지 않은 티타늄(Ti)을 제거하는 습식 식각(wet) 공정을 실시하지 않는다.
그리고 나서, 열처리 공정으로서 RTP를 실시하여 티타늄 나이트라이드 실리 사이드막(TiSiN)(114)에 열처리함으로써 더 깊은 실리사이드막을 얻어서 콘택 저항을 더 낮출 수 있다.(S140)
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 상술한 바와 같이, 본 발명은 게이트 전극 또는 소오스/드레인 영역에 티타늄 나이트라이드 실리사이드막(TiSiN)을 제조함으로써, 종래 물리기상증착 공정 및 열처리 공정에 의해 형성되는 티타늄 실리사이드막에 비해 고집적 반도체 소자에서 균일한 실리사이드막 구조를 형성할 수 있어 반도체 소자의 콘택 저항을 크게 낮출 수 있는 효과가 있다.
Claims (8)
- 삭제
- 반도체 소자의 실리사이드막 제조 방법에 있어서,반도체 기판에 게이트 전극 및 그 측벽에 스페이서를 형성하는 단계와,상기 반도체 기판에 소오스/드레인을 형성하는 단계와,TDMAT 소스를 화학기상증착 챔버에서 열분해하여 티타늄 나이트라이드막(TiN)을 증착하는 단계와,상기 티타늄 나이트라이드막(TiN)에 플라즈마 처리를 실시하여 TDMAT내에 포함된 불순물을 제거하는 단계와,상기 불순물이 제거된 티타늄 나이트라이드막(TiN)에 사일렌(SiH4)을 플로우하여 티타늄 나이트라이드 실리사이드막(TiSiN)을 형성하여 상기 게이트 전극 및 소오스/드레인에 각각 티타늄 나이트라이드 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
- 제 2 항에 있어서,상기 TDMAT의 열분해 공정은, 300℃∼500℃ 온도 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
- 제 2 항에 있어서,상기 TDMAT는, 헬륨(He) 가스에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
- 제 2 항에 있어서,상기 TDMAT는, 직접 액상 주입 방법에 의해 화학기상증착(CVD) 챔버로 운반되는 방법을 사용하는 것을 특징으로 하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
- 제 2 항에 있어서,상기 플라즈마 처리는, 비휘발성 물질을 포함하는 것을 특징으로 하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
- 제 2 항에 있어서,상기 사일렌(SiH4)의 플로우는, 10sccm∼5000sccm을 20초∼360초 동안 플로우하는 것을 특징으로 하는 반도체 소자의 티타늄 나이트라이드 실리사이드막 제조 방법.
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