KR100776174B1 - 실리사이드를 포함하는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 실리사이드를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다. 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자는 기판상에 형성된 게이트 절연막, 게이트, 소스/드레인, 스페이서; 상기 게이트, 소스/드레인 상에 형성된 실리사이드; 및 상기 실리사이드 상에 형성된 비정질 캡핑막;을 포함하는 것을 특징으로 한다.
본 발명에 따른 실리사이드를 포함하는 반도체 소자 및 그 제조방법에 의하면 비정질 캡핑막에 의해 실리사이드용 금속의 산화를 방지하여 적절한 반도체 소자를 형성할 수 있는 효과가 있다.
실리사이드용 금속막, 실리사이드, 캡핑막

Description

실리사이드를 포함하는 반도체 소자 및 그 제조방법{semiconductor device including silicide and the manufacturing method therefor}
도 5는 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자의 단면도.
도 1 내재 도 5는 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자의 제조공정 단면도이다.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 소자분리막
130: 소스/드레인 140: 게이트 절연막
150: 게이트 155: 스페이서
160: 실리사이드용 금속막 165: 실리사이드
170: 캡핑막
본 발명은 실리사이드를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자를 형성하는 방법에서 게이트 전극 및 소스/드레인과 금속배선(Metal Line)과의 오믹컨택(Ohmic Contact)을 형성하기 위해 흔히 사용되는 방법이 MSix형태의 금속과 실리콘의 화합물의 결합에 의한 실리사이드(Silicide)이다.
이런 MSix 중 0.18um 테크놀러지(Tech) 이하의 디바이스에 흔히 적용되는 물질이 Co(Cobalt)이며, CoSi2 형태로 결합하여 비교적 낮은 실리사이드 저항(Rsh)과 금속(Metal) 및 게이트, 소스/드레인간 훌륭한 오믹컨택(Ohmic Contact)의 Rc 거동을 보여준다.
일반적으로 CoSi2를 형성시키는 과정은 코발트 증착(Cobalt Deposition)을 하고, 캡핑(Capping) TiN을 상기 증착된 코발트 상에 형성 후 후속 급속열공정(RTP)을 거치면서 CoSi2 화합물이 형성된다.
여기서 캡핑 TiN를 사용하는 이유는 Co 라는 물질이 반응성이 강해서 아주 쉽게 공기 중에 산화가 일어나기 때문에 Co와 직접적으로 반응하지 않는 물질을 캡핑해 주면 산화가 방지되어 실리사이드가 잘 형성되기 때문이다.
그런데, 종래기술에서는 캡핑 TiN 물질을 물리기상증착(PVD) 방식으로 증착된 결정질(Crystalline) TiN 물질을 사용해 왔다.
그러나, 종래기술에 의할 경우, 결정질 TiN은 주상구조(Columnar Structure)이므로, 주상구조를 따라 공기가 확산해서 Co를 산화시킬 수 있다. 산화된 Co는 정상적인 실리사이드 거동을 보이지 않고 소자의 결함을 유발할 수 있는 문제가 있다.
본 발명은 캡핑막을 기존 결정질구조가 아닌 비정질구조를 적용하여 실리사이드용 금속막이 산화되는 것을 막아서 소자의 결함을 줄일 수 있는 실리사이드를 포함하는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자는 기판상에 형성된 게이트 절연막, 게이트, 소스/드레인, 스페이서; 상기 게이트, 소스/드레인 상에 형성된 실리사이드; 및 상기 실리사이드 상에 형성된 비정질 캡핑막;을 포함하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자의 제조방법은 게이트 절연막, 게이트, 소스/드레인이 형성된 기판에 실리사이드용 금속막을 형성하는 단계; 상기 실리사이드용 금속막상에 비정질 캡핑막을 형성하는 단계; 상기 실리사이드용 금속막과 캡핑막을 포함하는 상기 기판을 제1 열처리하여 실리사이드를 형성하는 단계; 및 상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 비정질 캡핑막에 의해 실리사이드용 금속의 산화를 방지하여 적절한 반도체 소자를 형성할 수 있는 장점이 있다.
이하, 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체소자 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 5는 본 발명의 제1 실시예에 따른 실리사이드를 포함하는 반도체 소자의 단면도이다.
본 발명의 제1 실시예에 따른 실리사이드를 포함하는 반도체 소자는 기판(110)상에 형성된 게이트 절연막(140), 게이트(150), 소스/드레인(130), 스페이서(155); 상기 게이트, 소스/드레인 상에 형성된 실리사이드(165); 및 상기 실리사이드 상에 형성된 비정질 캡핑막(170);을 포함하는 것을 특징으로 한다.
상기 기판(110)에는 소자분리막(120)에 의해 활성화 영역이 정의되고, 게이트 절연막과 게이트로 구성된 게이트 전극의 양측에 스페이서(155)가 형성될 수 있다.
상기 실리사이드(165)는 코발트(Co) 실리사이드(CoSi2), 타이타늄(Ti)실리사이드(TiSi2), 백금실리사이드(PtSi, Pt2Si) 등에서 선택되는 어느 하나일 수 있다.
예를들어, 본 발명의 제1 실시예에서는 코발트실리사이드(CoSi2)를 실리사이드 물질로 사용하였으며, 코발트실리사이드(CoSi2)는 8족 금속인 Co와 실리콘의 결합으로 이루어진 것으로 고융점으로 만들어진 몰리부덴실리사이드(MoSi), 탄탈륨실리사이드(TaSi2) 등에 비해 비저항이 작아 접촉물질로 좋은 특성을 지닌다.
상기 비정질 캡핑막(170)은 비정질 TiN, 비정질 Ti, 비정질 Ti/N, 비정질 TiW, 비정질 Ta, 비정질 TaN 등에서 선택된 어느 하나일 수 있다.
예를 들어, 본 발명의 제1 실시예에서는 캡핑막(170)으로 비정질 TiN을 채용하였으며, 상기 비정질 TiN은 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 열 분해 하여 증착하여 형성하였는바, 종래기술에 의한 PVD 방식의 결정질 TiN보다 휼륭한 캡핑막으로서 역할을 하여 외부공기를 차단하여 실리사이드용 금속막의 산화를 효과적으로 차단하였다.
상기 비정질 캡핑막(170)은 50Å 이상의 두께로 형성하였으며, 비정질 캡핑막이라도 최소한 50Å이상 되어야 외부공기를 차단하여 실리사이드용 금속막의 산화를 차단할 수 있다.
본 발명에 따른 실리사이드를 포함하는 반도체 소자에 의하면 비정질 캡핑막이 실리사이드용 금속의 산화를 방지하여 적절한 반도체 소자를 형성할 수 있는 효과가 있다. 또한, 본 발명에 의하면 캡핑막의 산화를 방지하여 반도체소자의 수율을 향상시킬 수 있고 , 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1 내재 도 5는 본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자의 제조공정 단면도이다.
본 발명의 실시예에 따른 실리사이드를 포함하는 반도체 소자의 제조공정은 실리사이드용 금속막을 형성하는 단계, 비정질 캡핑막을 형성하는 단계, 제1 열처리하여 실리사이드를 형성하는 단계 및 상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거하는 단계를 포함할 수 있다.
우선, 도 1과 같이 기판(110)에 소자분리막(120)에 의해 활성화영역을 정의한다. 상기 소자분리막(120)은 LOCOS 또는 STI(Shallow Trench Isolation)에 의해 형성할 수 있다. 예를들어, 본 발명에서는 STI에 의해 소자분리막(120)을 형성하였다.
다음으로, 도 2와 같이 상기 기판(110)의 활성화영역에 게이트 절연막(140)을 형성하고, 상기 게이트 절연막 상에 게이트(150)를 형성한다. 그 후 상기 게이트(150)를 마스크로하여 소정의 이온주입에 의해 소스/드레인(130)을 형성한다.
다음으로, 도 3과 같이 게이트 절연막(140) 및 게이트(150) 측면에 스페이서(155)를 형성한다. 그 후, 상기 스페이서(155)를 포함하는 기판(110)의 활성화영역 전면에 실리사이드용 금속막(160)을 형성한다.
상기 실리사이드용 금속막(160)은 코발트(Co), 타이타늄(Ti), 백금(Pt) 등에서 선택되는 어느 하나를 사용할 수 있다.
예를 들어, 본 발명의 제1 실시예에서는 코발트(Co)를 실리사이드용 금속물질로 사용하였으며, 8족 금속인 Co는 실리콘과 결합하여, 코발트실리사이드(CoSi2)를 형성하며, 고융점만들어진 몰리부덴실리사이드(MoSi), 탄탈륨실리사이드(TaSi2) 등에 비해 비저항이 작아 접촉물질로 좋은 특성을 지닌다.
다음으로, 도 4와 같이 상기 실리사이드용 금속막(160)상에 비정질 캡핑막(170)을 형성한다.
상기 비정질 캡핑막(170)은 비정질 TiN, 비정질 Ti, 비정질 Ti/N, 비정질 TiW, 비정질 Ta, 비정질 TaN 등에서 선택된 어느 하나일 수 있다.
예를 들어, 본 발명의 제1 실시예에서는 캡핑막(170)으로 비정질 TiN을 채용하였으며, 상기 비정질 TiN은 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 열분해 하여 증착하여 형성하였는바, 종래기술에 의한 PVD 방식의 결정질 TiN보다 휼 륭한 캡핑막으로서 역할을 하여 외부공기를 차단하여 실리사이드용 금속막의 산화를 효과적으로 차단하였다.
상기 비정질 TiN은 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 열분해 하여 증착할 수 있으며, 상기 TDMAT 열분해는 CVD 챔버(Chamber)에서 실시할 수 있다. 즉, 본 발명에서 TiN은 TDMAT 소스를 열분해 하고 CVD 챔버(Chamber)에 증착함에 따라 비정질의 TiN을 얻을 수 있고, 비정질의 TiN은 외부공기를 효과적으로 차단하여 실리사이드용 금속의 산화를 막을 수 있는 효과가 있다.
상기 TDMAT 열분해는 300~ 500℃ 범위에서 실시하는 것이 바람직하다. 이는 300℃ 미만에서는 열분해가 잘 이루어지지 않아 증착이 어렵고, 500℃ 초과에서는 공정의 컨트롤이 어려운 문제가 있다.
상기 TDMAT는 버블러 타입(bubbler type)에 의해 운반될 수 있다. 즉, TDMAT는 불활성가스, 예를들어 He 가스에 의해 수증기 상태로 상기 CVD 챔버로 운반될 수 있다.
또한, 상기 TDMAT는 직접액체분사법(Direct Liquid Injection)방법에 의해 상기 CVD 챔버로 운반될 수도 있다.
상기 비정질 캡핑막(170)은 50Å 이상의 두께로 형성하며, 비정질 캡핑막(170)이라도 최소한 50Å이상 되어야 외부공기를 차단하여 실리사이드용 금속막의 산화를 차단할 수 있기 때문이다.
다음으로, 도 5와 같이 상기 실리사이드용 금속막(160)과 캡핑막(170)을 포함하는 상기 기판(110)을 제1 열처리하여 실리사이드(165)를 형성한다. 상기 제1 열처리는 700℃ 이하에서 행하는 것이 바람직하다. 이는 700℃ 초과 온도에서는 실리사이드용 금속막(160)과 스페이서(155)가 반응을 할 수 있기 때문이다.
상기 실리사이드(165)에는 코발트(Co) 실리사이드(CoSi2), 타이타늄(Ti)실리사이드(TiSi2), 백금실리사이드(PtSi, Pt2Si) 등에서 선택되는 어느 하나일 수 있다.
예를들어, 본 발명의 제1 실시예에서는 코발트실리사이드(CoSi2)를 실리사이드 물질로 사용하였으며, 코발트실리사이드(CoSi2)는 8족 금속인 Co와 실리콘의 결합으로 이루어진 것으로 고융점으로 만들어진 몰리부덴실리사이드(MoSi), 탄탈륨실리사이드(TaSi2) 등에 비해 비저항이 작아 접촉물질로 좋은 특성을 지닌다.
다음으로, 상기 기판(110)과 반응하지 않은 실리사이드용 금속막(160), 캡핑막(170)을 제거한다.
다음으로, 상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거한 후에 제2 열처리를 하는 단계를 더 포함할 수 있다. 상기 제2 열처리는 Ar 분위기 하에서 800℃ 이하 온도에서 행할 수 있다. 800℃ 초과온도에서는 소스/드레인에 이온주입된 원소가 실리사이드(165)로 확산하여 접촉저항이 증가하는 문제가 발생할 수 있다.
본 발명에 따른 실리사이드를 포함하는 반도체 소자에 의하면 비정질 캡핑막이 실리사이드용 금속의 산화를 방지하여 적절한 반도체 소자를 형성할 수 있는 효과가 있다. 또한, 본 발명에 의하면 캡핑막의 산화를 방지하여 반도체소자의 수율 을 향상시킬 수 있고 , 반도체소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
(제2 실시예)
본 발명의 제2 실시예에 따른 실리사이드를 포함하는 반도체 소자는 기판(110)상에 형성된 게이트 절연막(140), 게이트(150), 소스/드레인(130), 스페이서(155); 상기 게이트, 소스/드레인 상에 형성된 실리사이드(165); 상기 실리사이드 상에 형성된 Ti막 및 상기 TiN막 상에 형성된 비정질 캡핑막(170);을 포함하는 것을 특징으로 한다.
본 발명의 제2 실시예는 상기 제1 실시예의 특징 및 그 제조공정을 채용할 수 있다. 다만, 본 발명의 제2 실시예는 상기 제1 실시예와 달리 상기 실시사이드용 금속막(160)과 비정질 캡핑막(170) 사이에 PVD에 의해 Ti막(미도시)을 더 형성하는 것을 특징으로 한다.
이때, 상기 비정질 캡핑막(170)은 15~25Å의 두께로 형성할 수 있다. 즉, 상기 Ti막이 PVD에 의해 약 25~35Å의 두께로 빠르게 결정질로 성장하고, 그 TiN막 상에 CVD에 의해 비정질 캡핑막(170)을 형성함으로써, 상기 실리사이드용 금속의 산화를 효과적으로 차단함과 동시에 반도체 제조공정의 시간을 단축하여 반도체 소자의 수율과 성능을 동시에 향상시킬 수 있는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 실리사이드를 포함하는 반도체 소자 및 그 제조방법에 의하면 비정질 캡핑막에 의해 실리사이드용 금속의 산화를 방지하여 적절한 반도체 소자를 형성할 수 있는 효과가 있다.
또한, 본 발명에 의하면 캡핑막의 산화를 방지하여 소자의 수율을 향상시킬 수 있고 , 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 실리사이드용 금속과 캡핑막 증착 후 장시간 대기중에 방치하여도 공기 확산(diffusion)이 발생하지 않아서 윈도위 타임(Window Time)과 같은 공정운용이 쉬워지는 효과가 있다.

Claims (17)

  1. 기판상에 형성된 게이트 절연막, 게이트, 소스/드레인, 스페이서;
    상기 게이트, 소스/드레인 상에 형성된 실리사이드; 및
    상기 실리사이드 상에 형성된 비정질 캡핑막;을 포함하고,
    상기 비정질 캡핑막은 비정질 TiN이며,
    상기 비정질 TiN은 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 열분해 하여 증착된 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 비정질 캡핑막은 50Å 이상의 두께로 형성되는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자.
  5. 기판상에 형성된 게이트 절연막, 게이트, 소스/드레인, 스페이서;
    상기 게이트, 소스/드레인 상에 형성된 실리사이드;
    상기 실리사이드 상에 형성된 비정질 캡핑막; 및
    상기 실리사이드와 비정질 캡핑막 사이에 PVD에 의해 형성된 Ti막을 포함하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 비정질 캡핑막은 15~25Å의 두께로 형성된 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자.
  7. 게이트 절연막, 게이트, 소스/드레인이 형성된 기판에 실리사이드용 금속막을 형성하는 단계;
    상기 실리사이드용 금속막상에 비정질 캡핑막을 형성하는 단계;
    상기 실리사이드용 금속막과 캡핑막을 포함하는 상기 기판을 제1 열처리하여 실리사이드를 형성하는 단계; 및
    상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거하는 단계;를 포함하는 것을 특징으로 하는 실리사이드를 포함하고,
    상기 비정질 캡핑막은 비정질 TiN이며,
    상기 비정질 TiN은 TDMAT(Tetrakis Dimethyl Amino Titanium) 소스를 열분해 하여 증착하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  8. 제7 항에 있어서,
    상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거한 후에 제2 열처리를 하는 단계를 더 포함하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  9. 삭제
  10. 삭제
  11. 제7 항에 있어서, 상기 TDMAT 열분해는 CVD 챔버(Chamber)에서 실시하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  12. 제7 항에 있어서,
    상기 TDMAT 열분해는 300~ 500℃ 범위에서 실시하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  13. 제11 항에 있어서,
    상기 TDMAT는 He 가스에 의해 상기 CVD 챔버로 운반되는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  14. 제11 항에 있어서,
    상기 TDMAT는 직접액체분사법(Direct Liquid Injection)방법에 의해 상기 CVD 챔버로 운반되는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  15. 제7 항에 있어서,
    상기 비정질 캡핑막은 50Å 이상의 두께를 사용하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  16. 게이트 절연막, 게이트, 소스/드레인이 형성된 기판에 실리사이드용 금속막을 형성하는 단계;
    상기 실리사이드용 금속막 상에 PVD에 의해 Ti막을 형성하는 단계;
    상기 Ti막 상에 비정질 캡핑막을 형성하는 단계;
    상기 실리사이드용 금속막과 캡핑막을 포함하는 상기 기판을 제1 열처리하여 실리사이드를 형성하는 단계; 및
    상기 기판과 반응하지 않은 실리사이드용 금속막, 캡핑막을 제거하는 단계;를 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
  17. 제16 항에 있어서,
    상기 비정질 캡핑막은 15~25Å의 두께로 형성하는 것을 특징으로 하는 실리사이드를 포함하는 반도체 소자의 제조방법.
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