KR960035888A - 치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 치밀한 티타늄 질화막의 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 기판에 리액티브 스퍼러링법으로 티타늄 질화막을 증착하고, 티타늄 질화막을 대기중에 노출시켜 주상조직의 티타늄 질화막의 결정입계에 산소를 채워주며, 산소가 채워진 티타늄 질화막상에 티타늄막을 증착시키고, 2회에 걸친 열처리공정을 수행하여 티타늄질화막을 치밀한 티타늄 질화막으로 만들어준다. 산소가 채워진 티타늄 질화막은 상부의 티타늄막과 하부막간의 반응을 억제하는 배리어로서의 역할을 수행한다.
COB DRAM 소자의 비트라인을 텅스텐으로 제조하는 경우에, 치밀한 티타늄 질화막과 그하부의 산소가 채워진 티타늄 질화막이 후속의 캐패시터 형성공정시 텅스텐의 고온확산을 방지하는 베리어로서 역할을 하여 콘택특성이 우수하고 배리어 특성이 우수한 텅스텐 비트라인을 형성한다.
치밀한 티타늄 질화막을 모스 트랜지스터의 게이트로 이용하는 경우에, 폴리실리콘막의 열안정성과 실리사이드의 저저항 특성을 동시에 만족하는 게이트를 형성할 수 있다.

Description

치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도(A)-(D)는 본 발명의 일실시예에 따른 치밀한 티타늄 질화막 형성공정도.

Claims (14)

  1. 반도체 기판에 산화막을 형성하는 스텝과, 리액티브 스퍼터링법으로 산화막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 티타늄 질화막상을 티타늄막을 증착시키는 스텝과, 급속열처리하여 티타늄막을 치밀한 티타늄 질화막으로 만드는 스텝을 포함하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  2. 제1항에 있어서, 상기 티타늄막을 1~3회에 걸쳐 급속열처리하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  3. 제1항에 있어서, 상기 열처리공정은 500℃ 에서 40 초동안 수행한 후 800℃에서 30초동안 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  4. 제1항에 있어서, 티타늄의 열처리공정은 N2또는 NH3분유기에서 수행되어 지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  5. 제1항에 있어서, 티타늄막의 증착스텝에서 질소(N2)를 주입하여 티타늄막내에 일정한 질소가 함유된 티타늄막을 증착하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  6. 제5항에 있어서, 티타늄에 함유되어 있는 질소원자는 40%이하인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  7. 제1항에 있어서, 티타늄의 두께는 200-2000Å인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  8. 제1항에 있어서, 티타늄 질화막의 두께는 50~500Å인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  9. 제1항에 있어서, 티타늄의 급속 열처리스텝에서 티타늄막하부의 티타늄 질화막은 티타늄막과 기판과의 반응을 억제하는 배리어로서 작용하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  10. 제1도전형의 반도체 기판상에 게이트 산화막을 형성하는 스텝과, 게이트 산화막상에 폴리실리콘막을 형성하는 스텝과, 폴리실리콘막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기중에 노출시켜 결정입계에 산소를 채워주는 스텝과. 티타늄 질화막상에 티타늄막을 증착하는 스텝과, 급속열처리하여 티타늄막을 치밀한 티타늄막으로 만드는 스텝과, 치밀한 티타늄 질화막과 그 하부의 티타늄 질화막을 순차 패터닝하여 게이트를 형성하는 스텝과, 상기 게이트를 마스크로 하여 기판으로 제2도전형의 불순물을 이온주입하여 불순물 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1도전형의 반도체 기판상에 제1도전형 및 제2도전형을 갖는 불순물 영역을 형성하는 스텝과, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 제1티타늄막을 기판전면에 걸쳐 증착하고 대기중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 제1티타늄막상에 티타늄 질화막을 증착하고 대기중에 노출시키는 스텝과, 티타늄 질화막상에 제2티타늄막을 증착하는 스텝과, 급속열처리공정을 수행하여 제2티타늄막을 치밀한 티타늄 질화막으로 만드는 스텝과, 티타늄 질화막상에 비트라인용 금속층을 형성하는 스텝과, 상기 제1티타늄막, 티타늄 질화막, 치밀한 티타늄 질화막과 금속층을 순차 패터닝하여, 콘택홀을 통해 불순물 영역과 접촉되도록 비트라인을 형성하는 스텝과, 통상의 캐패시터 형성공정을 수행하여 캐패시터를 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 급속 열처리 공정시 콘택홀내에 불순물 영역과 티타늄막이 반응하여 계면에 박막의 티타늄 실리사이드가 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제11항에 있어서, 비트라인용 금속층이 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 비트라인용 금속층을 화학적 증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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