KR0161880B1 - 치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법 - Google Patents

치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 치밀한 티타늄 질화막의 형성방법 및 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
반도체 기판에 리액티브 스퍼터링법으로 티타늄 질화막을 증착하고, 티타늄 질화막을 대기중에 노출시켜 주상조직의 티타늄 질화막의 결정입계에 산소를 채워주며, 산소가 채워진 티타늄 질화막상에 티타늄막을 증착시키고, 2회에 걸친 열처리공정을 수행하여 티타늄 질화막을 치밀한 티타늄 질화막으로 만들어 준다. 산소가 채워진 티타늄 질화막은 상부의 티타늄막과 하부막간의 반응을 억제하는 배리어로서의 역할을 수행한다.
COB DRAM 소자의 비트라인을 텅스텐으로 제조하는 경우에, 치밀한 티타늄 질화막과 그하부의 산소가 채워진 티타늄 질화막이 후속의 캐패시터 형성공정시 텅스텐의 고온확산을 방지하는 배리어로서 역할을 하여 콘택특성의 우수하고 배리어 특성이 우수한 텅스텐 비트라인을 형성한다.
치밀한 티타늄 질화막을 모스 트랜지스터의 게이트로 이용하는 경우에, 폴리실리콘막의 열안정성과 실리사이드의 저저항 특성을 동시에 만족하는 게이트를 형성할 수 있다.

Description

치밀한 티타늄 질화막 형성방법 및 이를 이용한 반도체 소자의 제조방법
제1도(a)는 종래의 실리사이드방법에 의해 형성된 폴리사이드를 게이트로 이용한 반도체 소자의 단면도.
제1도(b)는 열처리공정후 제1도의 반도체 소자의 단면도.
제2도(a)는 종래의 화학증착법 또는 스퍼터링방법에 의해 형성된 폴리사이드를 게이트로 이용한 반도체 소자의 단면도.
제2도(b)는 열처리후 제2도의 반도체 소자의 단면도.
제3도(a)는 종래의 티타늄 질화막을 게이트로 사용한 반도체 소자의 단면도.
제3도(b)는 제3도(a)의 티타늄 질화막의 결정구조도.
제4도는 종래의 복합 폴리사이드를 게이트로 사용한 반도체 소자의 단면도.
제5도는 비트라인으로 폴리사이드를 사용한 경우의 COB 디램소자의 단면구조도.
제6도는 종래의 텅스텐 비트라인공정에서 티타늄 질화막/티타늄막을 배리어로 사용한 경우 COB 디램소자의 단면도를 도시한 것으로서,
제6도(a)는 열처리전의 단면도.
제6도(b)는 열처리후의 단면도.
제7도(a)-(d)는 본 발명의 일실시예에 따른 치밀한 티타늄 질화막 형성공정도.
제8도(a)-(h)는 제6도의 치밀한 티타늄 질화막 형성방법을 이용한 반도체 소자의 제조공정도.
제9도(a)와(b)는 본 발명의 다른 실시예에 따른 치밀한 티타늄 질화막의 형성공정도.
제10도(a)-(e)는 제9도의 치밀한 티타늄 질화막 형성방법을 이용한 반도체 소자의 제조공정도.
제11도는 비트라인으로 금속을 사용한 경우의 COB 디램소자의 단면구조도.
제12도는 본 발명과 종래의 방법에 의해 형성된 치밀한 티타늄 질화막의 열처리후의 면저항을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
70,80,90,100,111 : 실리콘 기판 71 : 박막의 산화막
82 : 게이트용 폴리실리콘막 74,84,91,104,106 : 티타늄막
73,83,92,105 : 리액티브 스퍼터링에 의해 형성된 티타늄 질화막
81 : 게이트 산화막 86 : 게이트
87 : 측벽 스페이서 88,101 : 불순물 영역
102 : 후막의 산화 103 : 콘택홀
108 : 티타늄 실리사이드 109 : 비트라인용 텅스텐막
110 : 비트라인
본 발명은 구조가 치밀하고 비저항이 낮은 티타늄 질화막의 형성방법에 관한 것으로서, 특히 텅스텐과 같은 금속층과 실리콘 기판과의 확산장벽층에 적합한 치밀한 티타늄 질화막의 형성방법과 이를 이용한 반도체 소자의 제조방법에 관한 것이다.
디램(DRAM)소자 등의 설계규칙(design rule)이 엄격해짐에 따라 폴리실리콘등과 같은 비저항이 높은 물질을 디램소자 등의 게이트 전극에 사용하는 데에는 많은 제약이 뒤따랐다.
이러한 제약을 극복하기 위하여, 게이트 전극의 비저항을 낮추기 위한 연구가 많이 진행되어 왔다.
첫째로, 실리콘 산화막과 같은 게이트 산화막과의 반응성이 작은 텅스텐 또는 몰리브덴 등과 같은 금속을 게이트 전극으로 사용하였다.
둘째로, 게이트 산화막상에 탄탈륨 실리사이드(TaSi2) 또는 몰리보덴 실리사이드(MoSi2)등과 같은 실리사이드를 증착하여 게이트 전극에 사용하였다.
그러나, 상기의 첫 번째 방법과 두 번째 방법은 폴리실리콘막에 비하여 비저항이 낮은 장점은 있으나, 게이트 산화막과 반응하여 게이트 산화막의 특성을 악화시키거나 게이트 전극물질이 떨어져 나가는 박리(剝離, peeling) 현상이 일어나는 문제점이 있었다.
특히, 게이트 산화막이 수십 Å 정도의 두께를 갖는 초고집적소자의 경우에는 증착중 방사선 손상(radiation damage)을 입게 된다. 즉, 상기의 방법은 폴리실리콘막의 안정성은 얻을 수 없는 문제점이 있었다.
셋째로, 상기 금속과 살리사이드가 갖는 낮은 비저항의 특성을 가지면서 폴리실리콘막의 안정성을 동시에 만족하는 폴리사이드를 게이트 전극으로 사용하였다.
폴리사이드를 형성하는 방법으로는 살리사이드(Self-Aligned silicide)방법에 의해 형성하는 방법과 화학증착법(CVD) 또는 스퍼터링법으로 증착하여 형성하는 방법이 있다.
제1도는 종래의 폴리사이드를 살리사이드방법에 의해 형성된 경우의 반도체 소자의 단면도를 도시한 것이다.
제1도(a)를 참조하면, 실리콘 기판(10)상에 박막의 산화막(11)과 폴리실리콘막(12)을 형성하고, 그위에 살리사이드방법에 의해 폴리사이드(13)를 형성하고, 이들을 패터닝하여 게이트 산화막과 게이트를 형성하였다.
그러나, 이와같은 살리사이드법에 의해 폴리시리콘상에 폴리사이드가 형성된 경우에는 게이트를 구성하는 폴리실리콘막(12)과 폴리사이드(13)의 계면이 불안정하다. 이로 인하여 후속의 열처리공정시 폴리사이드가 응집(agglomeation)되거나, 폴리사이드(13)가 제1도(b)와 같이 하부의 폴리실리콘막(12)으로 침투하게 되는 문제점이 발생하였다.
제2도는 종래의 폴리사이드를 화학증착법 또는 스퍼터링법에 의해 형성한 경우의 반도체 소자의 단면도를 도시한 것이다.
제2도(a)와 같이, 게이트 산화막(21)상에 폴리실리콘막(22)과 화학증착법 또는 스퍼터링법에 의해 형성된 폴리사이드(23)로 이루어진 게이트가 형성된 경우에도, 폴리실리콘막(22)과 폴리사이드(23)의 계면이 불안정하기 때문에 후속의 열처리공정시 폴리사이드가 수축되어(shrink) 게이트를 구성하는 폴리실리콘막(22)과 폴리사이드(23)간에 단차가 발생되거가, 폴리사이드가 떨어지는 박리현상이 발생되는 문제점이 있었다.
또한, 0.1㎛급의 초고집적 소자에 있어서, 게이트로 폴리사이드를 사용하는 경우에는 비저항이 급격히 증가하기 때문에 이러한 폴리사이드를 게이트로 적용하는 데에는 한계가 있다.
넷째로, 리액티브 스퍼터링법에 의한 티타늄 질화막을 불활성 게이트 전극으로 이용하였다.
제3도(a)와 같이 티타늄 질화막을 게이트로 이용하는 경우, 게이트 산화막(31)의 두께가 매우 얇은 초고집적 소자는 방사선손상을 입게된다. 또한, 리액티브 스퍼터링법에 의해 증착된 티타늄 질화막은 제3도(b)와 같은 주상조직(columnar structure)을 갖기 때문에 후속의 열처리공정시 결정입계(grain boundary)(33)를 통해 불순물(34)이 이동하기 때문에 그의 특성이 변화한다.
티타늄 산화막과 실리콘 산화막의 열역학적 형성에너지(gibbs free energy)를 비교하여 보면, 티타늄 산화막의 형성에너지가 실리콘 산화막의 형성에너지보다 훨씬 크기 때문에 후속의 열처리공정시 티타늄 질화막(32)과 실리콘 산화막으로 된 게이트 산화막(31)이 반응한다. 따라서, 게이트용 티타늄 질화막과 게이트 산화막이 반응하여 티타늄 산화막과 티타늄 실리사이드가 형성되므로 게이트 산화막이 파괴되는 문제점이 있었다.
다섯째, 복합 폴리사이드를 게이트 전극으로 이용하였다.
세 번째 방법인 게이트로 폴리사이드를 이용하는 경우의 문제점을 해결하기 위하여 제23도와 같이 폴리실리콘막(42)상에 배리어용 티타늄 질화막(43)을 증착하고, 그위에 티타늄 실리사이드(TiSi2)(44)를 스퍼터링법으로 증착하여 복합 폴리사이드 구조의 게이트를 형성하였다. 도면중 번호 40과 41은 실리콘 기판과 게이트 산화막을 각각 나타낸다.
그러나, 이 방법 또한 스퍼터링법을 이용하여 티타늄 실리사이드를 형성하기 때문에 상기에서와 같이 후속의 열처리공정시 실리사이드의 수축 또는 불순물에 의한 오염 등의 문제점이 발생하였다.
제5도는 지트라인으로 폴리사이드를 사용한 일반적인 COB(Capacitor On Bit Line)구조의 디램소자의 단면도를 도시한 것이다.
제5도를 참조하면, 일반적으로 종래의 COB구조의 디램소자에서는 비트라인으로 폴리사이드 예를 들면, 텅스텐 실리사이드(WSi2)폴리실리콘막(52,51)을 사용하였다.
비트라인으로 폴리사이드를 사용하는 경우에는 열안정성이 우수한 장점은 있지만, 비저항이 텅스텐 실리사이드=50-200μΩ·cm, 폴리실리콘막=∼200μΩ∼cm으로 높기 때문에 소자의 동작속도가 낮아지는 문제점이 있었다.
또한, 비트라인용 폴리실리콘막은 n+형 불순물로 도핑되어 있기 때문에, n+형 또는 n-형 영역(53),(54)에만 콘택을 형성할 수 있다. 따라서, 비트라인 상부에 캐패시터(57)를 형성한 후 최종 배선형성공정시 p+형 영역(55)에서 콘택을 형성하기 위해서는 종횡비(aspect ration)가 3이상되는 부분의 절연막(59)을 식각하는 열악한 공정을 수행하여야만 하였다.
즉, n+형 영역(53)과 p+형 영역(55)상에 콘택을 형성하여 배선(56-2)(56-1)을 형성하는 경우, n+형 영역(53) 상부에는 폴리실리콘막(51)과 텅스텐 실리사이드(52)로 구성되는 비트라인이 형성되어 있으므로 p+형 영역(55)보다 종횡비가 휠씬 작은 비트라인상에 콘택을 형성할 수 있다.
이때, 비트라인으로 금속을 사용하는 경우에는 불순물 영역의 도전형에 관계없이 비트라인을 형성할 수 있어 공정이 간편해지지만, 제5도에서와 같이 폴리실리콘막으로 비트라인을 구성하는 경우에는 종횡비가 큰 p+형영역(55)상에 콘택을 형성해야 하므로 공정이 훨씬 복잡하고 어려운 문제점이 있었다.
또한, COB 구조의 디램소자는 게이트(58) 및 비트라인 형성공정후 800℃이상의 고온공정이 수차례반복되는데, 이러한 열공정을 산출하여 보면 870℃의 온도에서 9시간동안 수행하는 것과 동일하다.
따라서, 비트라인 물질로 텅스텐과 같은 금속이 사용되는 경우에는 비트라인용 금속과 실리콘 기판과의 반응을 억제할 수 있는 효과적인 배리어층이 요구되어진다.
제6도(a)를 참조하면, 종래의 COB 구조의 디램소자에 있어서, 비트라인용 텅스텐(64)의 고온확산을 방지하기 위하여 배리어층으로서 티타늄 질화막/티타늄막(63),(62)을 사용하였다.
즉, 텅스텐으로 된 비트라인(64)을 형성한 후 고온의 열처리공정시 비트라인용 텅스텐이 확산되는 것을 방지하기 위하여 티타늄 질화막/티타늄막(63),(62)으로 된 배리어가 비트라인(64)과 실리콘 기판(60)사이에 형성되었다. 도면중 61은 두꺼운 산화막으로 된 절연층을 나타낸다.
그러나, 티타늄 질화막은 상기에서 설명한 바와같이 빈공간(void)이 많은 주상조적이기 때문에, 제6도(b)에서와 같이 열처리공정후 티타늄 질화막/티타늄막으로된 배리어가 파쾨된다.
따라서, 배리어가 파괴되어 텅스텐과 기판이 반응하여 텅스텐 실리사이드(65)가 형성되므로 소자가 손상되는 문제점이 있었다.
또한, 단결정의 티타늄 질화막의 비저항은 상온에서 23μΩ.cm이나, 상기와 같이 리액티브 스퍼터링에 의해 증착되는 티타늄 질화막의 비저항은 제3도(b)에 도시된 결정구조로 인하여 200∼1000μΩ.cm로 매우 높아지는 문제점이 있었다.
본 발명의 목적은 열처리 질화공정(nitridation)을 통해 구조가 치밀한 티타늄 질화막을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 비저항이 낮고 열안정성이 우수한 티타늄 질화막의 형성 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 비트라인용 금속의 고온 확산 방지용 베리어에 적합한 치밀한 티타늄 질화막을 제공하는데 있다.
본 발명의 또 다른 목적은 치밀한 티타늄 질화막 형성방법을 이용한 모스 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 치밀한 티타늄 질화막 형성방법을 이용한 CDB 구조의 디램소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 티타늄막의 형성방법은 반도체 기판에 리액티브 스퍼터링법으로 산화막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기 중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 티타늄 질화막상에 티타늄 막을 증착시키는 스텝과, 2회에 걸치 열처리 공정을 수행하여 티타늄 막을 치밀한 티타늄 질화막으로 만드는 스텝을 포함하는 것을 특징으로 한다.
본 발명은 제1도전형의 반도체 기판상에 게이트 산화막을 형성하는 스텝과, 게이트 산화막상에 폴리실리콘막을 형성하는 스텝과, 폴리실리콘막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기 중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 티타늄 질화막상에 티타늄 막을 증착하는 스텝과, 급속열처리하여 티타늄 막을 치밀한 티타늄 막으로 만드는 스텝과, 치밀한 티타늄 질화막과 그 하부의 티타늄 질화막을 순차 패터닝하여 게이트를 형성하는 스텝과, 상기 게이트를 마스크로 하여 기판으로 제2도전형의 불순물을 이온 주입하여 소오스/드레인용 불순물 영역을 형성하는 스텝을 포함하는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 제1도전형의 반도체 기판상에 제1도전형 및 제2도전형을 갖는 불순물 영역을 형성하는 스텝과, 불순물 영역이 형성된 반도체 기판상에 절연막을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 제1 티타늄 막을 기판전면에 걸쳐 증착하고 대기 중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 급속열처리공정을 수행하여 제2티타늄 막을 치밀한 티타늄 질화막으로 만드는 스텝과, 티타튬 질화막상에 비트라인용 금속층을 형성하는 스텝과, 상기 제1티타늄막, 티타늄 질화막, 치밀한 티타늄 질화막과 금속층을 순차 패터닝하여, 콘택홀을 통해 불순물 영역과 접촉되도록 비트라인을 형성하는 스텝과, 통상의 캐패시터 형성공정을 수행하여 개패시터를 형성하는 스텝을 포함하는 반도체 소자의 제조방법을 제공한다.
상기와 같이 치밀한 티타늄 질화막을 모스 트랜지스터의 게이트로 이용하는 경우에, 폴리실리콘막의 열안정성과 실리사이드의 저저항 특성을 동시에 만족하는 게이트를 형성할 수 있다.
상기와 같이 COB DRAM 소자의 비트라인을 텅스텐으로 제조하는 경우에, 치밀한 티타늄 질화막과 그하부의 산소가 채워진 티타늄 질화막이 후속의 캐패시터 형성 공정시 텅스텐의 고온 확산을 방지하는 배리어로서 역할을 하여 콘택 특성이 우수하고 베리어 특성이 우수한 텅스텐 비트라인을 형성할 수 있다.
이하, 본 발명의 실시예에 따른 치밀한 티타늄 질화막을 형성하는 방법 및 이를 이용한 반도체 소자의 제조공정을 첨부 도면을 참조하여 설명하면 다음과 같다.
제7도(a)-(d)는 본 발명의 일실시예에 따른 치밀한 티타늄 질화막의 형성공정을 도시한 것이다.
제7도(a)(b)를 참조하면, 실리콘 기판(70)상에 박막의 산화막(71)을 형성하고, 그위에 리액티브 스퍼터링법으로 티타늄 질화막(72)을 50-500Å의 두께로 증착한다.
리액티브 스퍼터링법으로 티타늄 질화막(72)을 증착한 후 웨이퍼를 대기중에 노출시킨다.
즉, 티타늄 질화막(72)을 대기중에 노출시킨다.
이때, 티타늄 질화막(72)이 대기중에 노출되면 티타늄 질화막의 표면에 산소가 흡착되고, 흡착된 산소가 티타늄 질화막의 결정입계에 채워지게 (oxygen stuffing)된다.
따라서, 티타늄 질화막의 빈공간에 산소가 채워지게 되므로 티타늄 질화막의 빈공간을 통한 물질의 이동은 억제되어 진다.
이로써 산소가 채워진 티타늄 질화막은 확산 배리어로서 충분한 역할을 수행하게 된다.
제7도(c)와 같이 티타늄 질화막(72)상에 티타늄막(73)을 200-2000Å의 두께로 증착하고, 제7도(d)와 같이 1회 이상의 급속 열처리 공정을 수행하여 티타늄막(73)을 질화처리하면 티타늄막의 치밀한 티타늄 질화막(74)으로 된다.
상기 티타늄막(73)의 증착 공정에서 질소(N2)를 주입하여 티타늄막(73)내에 일정한 질소가 함유되도록 공정을 진행한다.
여기서, 함유되는 질소 원자는 40% 이하가 되도록한다.
이때, 산소가 채워진 티타늄 질화막(72)이 확산베리어로서 작용하여 티타늄막(73)과 기판(70)간의 반응을 억제하여 하부의 박막의 산화막(71)의 파괴를 방지할 수 있다.
본 발명에서는 열처리 공정을 2회에 걸쳐 수행하였는데, 1차로 500℃에서 40초동안 수행하고, 2차로 800℃에서 30초동안 수행한다.
이때, 열처리 공정은 N2또는 NH3분위기에서 진행한다.
종래의 리액티브 스퍼터링법에 의해 형성되고 산소가 결정입계에 채워지지 않은 티타늄 질화막과 본 발명의 치밀한 티타늄 질화막간의 특성이 제12도에 비교도시되었다.
두 티타늄 질화막간의 특성 비교를 위하여 1000Å의 두께를 갖는 티타늄 질화막을 650℃에서 30초 동안 급속 열처리 공정을 수행하였을 경우, 상기와 같이 얻어진 치밀한 티타늄 질화막(74)은 제12도에 도시된 바와 같이, 열처리 시간에 관계없이 거의 일정한 ∼0.3Ω/□ 정도의 면저항을 얻으며, 비저항은 ∼30μΩ.cm정도이다.
반면, 종래의 리액티브 스퍼터링법에 의해 증착된 티타늄 질화막은 ∼28Ω/□정도의 면저항을 갖으며, 비저항은 ∼280μΩ.cm정도로 본 발명에 비하여 상당히 큰값을 갖는다.
또한, 본 발명의 치밀한 티타늄 질화막(74)의 열안정성을 검사하기 위하여 950℃에서 시간을 변화시켜 가면서 추가 열처리공정을 수행한 결과, 본 발명의 치밀한 티타늄 질화막의 면저항(Rs)은 추가 열처리 시간에 관계없이 거의 일정한 값을 얻을 수 있었으나, 종래의 티타늄 질화막은 추가 열처리 공정 시간이 1분을 초과하는 순간 면저항이 상당히 큰값으로 증가하기 때문에 소자가 파괴된다.
따라서, 본 발명의 치밀한 티타늄 질화막은 폴리사이드의 열안정성과 실리사이드의 저저항 특성을 동시에 만족시킬 수 있다.
상기 일실시예에서는 티타늄막과 티타늄 질화막에 대해서만 언급하였으나, 본 발명의 실시예는 이들에 국한되는 것이 아니라 주기율표에서 전이족의 Ⅳ B(Ti,Zr,Hf) 및 V B(V,Nb,Ta)족을 포함하는 고융점금속(reractory metal)은 모두 해당된다.
제8도는 제7도에 도시된 치밀한 티타늄 질화막 형성 방법을 이용한 모스 트랜지스터의 제조 공정도를 도시한 것으로서, 치밀한 티타늄 질화막을 게이트로 이용한 경우이다.
제8도(a)-(b)를 참조하면, 실리콘 기판(80)상에 80Å정도의 두께를 갖는 박막의 게이트 산화막(81)을 형성하고, 그 위에 도핑된 폴리실리콘막(82)을 500Å의 두께로 증착한다.
제8도(C)를 참조하면, 리액틱브 스퍼터링법으로 티타늄 질화막(83)을 100Å의 두께로 증착하고, 티타늄 질화막(83)을 증착한 후 웨이퍼를 대기중에 노출시킨다. 즉, 티타늄 질화막(83)을 대기중에 노출시킨다.
이때, 티타늄 질화막(83)이 대기중에 노출되면 산소가 티타늄 질화막(83)의 결정입계에 채워지게 된다.
제8도(d)와 같이 티타늄 질화막(83)상에 티타늄막(84)을 1000Å의 두께로 증착하고, 제8도(e)와 같이 상기에서와 같이 급속 열처리공정을 수행하여 치밀한 티타늄 질화막(85)을 형성한다.
제8도(f)와 같이 치밀한 티타늄 질화막(85) 및 그하부의 산소가 채워진 티타늄 질화막(83) 및 폴리실리콘막(82)을 패터닝하여 치밀한 티타늄 질화막(85), 산소가 채원진 티타늄 질화막(83) 및 폴리실리콘(82)으로 구성된 게이트(86)를 형성한다.
제8도(g)-(h)와 같이 게이트(86)의 측벽에 스페이서(87)를 형성하고, 게이트(86)와 측벽 스페이서(87)를 마스크로하여 기판과 반대도전형을 갖는 불순물을 기판으로 이온주입하여 소오스/드레인용 불순물 영역(88)을 형성한다. 이로써 치밀한 티타늄 질화막을 게이트로 사용한 모스 트랜지스터가 제조된다.
이때, 치밀한 티타늄 질화막을 게이트 전극으로 사용하였을 경우, 면저항이 3Ω/□정도 되므로 양질의 게이트 전극을 형성할 수 있다.
제9도(a)(b)는 본 발명의 다른 실시에에 따른 치밀한 티타늄 질화막의 형성공정을 도시한 것이다.
제9도(a)를 참조하면, 실리콘기판(90)상에 티타늄(91), 티타늄 질화막(92) 및 티타늄막(93)을 각각 증착한다.
이때, 상부 티타늄막(93)은 200-2000Å, 티타늄 질화막(92)는 50-500Å, 하부 티타늄막(91)은 200Å이하의 두께로 각각 증착한다.
이때, 티타늄막(91), 티타늄 질화막(92) 및 티타늄막(93)을 기판(90)상에 연속적으로 증착하는 것이 아니라, 각 막을 증착한 후 대기중에 노출시켜 각 막의 결정입계에 산소가 채워지도록 한다.
즉, 하부 티타늄막(91)을 증착한 후 대기중에 노출시키고, 티타늄 질화막(92)를 증착하고 대기중에 노출시긴 후 상부 티타늄막(93)을 증착시킨다.
이로써 산소가 채워진 각 티타늄 질화막(92)은 확산베리어로서 충분한 역할을 수행하게 된다.
제9도(b)와 같이 1회 이상의 급속 열처리공정을 수행하여 상부의 티타늄막(93)을 질화처리하면 티타늄막(93)이 치밀한 티타늄 질화막(94)으로 된다.
하부의 티타늄막(91)은 기판(90)과 반응하여 티타늄 실리사이드(TiSi2)로 되어 오믹콘택을 형성하므로 콘택특성을 향상시킨다.
이때, 산소가 채워진 티타늄 질화막(92)이 확산베리어로서 작용하여 상부 티타늄막(93)과 하부 티타늄막(91)간의 반응을 격리시켜 준다.
본 발명의 다른 실시예에서도 열처리공정을 2회에 걸쳐 수행하였는데, 1차로 500℃에서 40초동안 수행하고, 2차로 800℃에서 30초동안 수행한다.
제2실시에에 따른 치밀한 티타늄 질화막도 제1실시예의 티타늄 질화막과 마찬가지로 제12도에 도시된 특성을 얻을 수 있었다.
상기 다른 실시예에서는 티타늄막과 티타늄 질화막에 대해서만 언급하였으나, 본 발명의 실시예는 이들에 국한되는 것이 아니라 주기율표에서 전이족의 IV B(Ti,Zr,Hf) 및 V B(V,Nb,Ta)족을 포함하는 고융점금속(reactory metal) 모두에 해당된다.
제10도(a)-(e)는 제9도의 치밀한 티타늄 질화막 형성방법을 이용한 디램소자의 비트라인 형성공정도이다.
제10도(a)를 참조하면, 실리콘 기판(100)상에 불순물 영역(101)을 형성하고, 불순물 영역(101)이 형성된 기판(100)상에 산화막(102)을 5000Å 정도의 두께로 증착한다. 상기 불순물 영역(101)상부의 산화막(102)을 식각하여 비트라인용 콘택(103)을 형성한다.
비트라인 콘택(103)을 포함한 기판(100)의 전면상에 티타늄막(104), 티타늄 질화막(105) 및 티타늄막(106)을 400Å, 100Å, 100Å 이하의 두께로 각각 증착한다.
이때, 티타늄막(104), 티타늄 질화막(105) 및 티타늄막(106)을 기판(100)상에 연속적으로 증차하는 것이 아니라, 각 막을 증착한 후 산소가 결정립계에 채워지도록 대기중에 노출시켜 준다.
제10도(c)와 같이 1회이상의 급속 열처리공정을 수행하여 상부의 티타늄막(106)을 칠화처리하면 티타늄막(106)이 치밀한 티타늄 질화막(107)으로 된다.
하부의 티타늄막(104)중 콘택(103)내에서 기판(100)과 접촉하고 있는 부분은 기판(100)의 실리콘과 반응하여 티타늄 실리사이드(TiSi2)(108)로 되어 오믹콘택을 형성하므로 콘택특성을 향상시킨다.
그리고 산화막(102)과 접촉하고 있는 티타늄막(104)은 산화막(102)과는 반응을 하지 않으므로 그대로 티타늄막(104)으로 존재한다. 이때, 산소가 채워진 티타늄 질화막(105)이 확산배리어로 작용하여 상부 티타늄막(106)과 하부 티타늄막(104)간의 반응을 격리시켜 준다.
열처리공정은 2회에 걸쳐 수행하였는데, 1차로 500℃에서 40초동안 수행하고, 2차로 800℃에서 30초동안 수행한다.
제10도(d)를 참조하면, 화학증착법(CVD)으로 텅스텐막(109)을 2000Å의 두께로 증착하고, 텅스텐막(109), 치밀한 티타늄 질화막(107), 산소가 채워진 티타늄 질화막(105), 티타늄막(104)을 패터닝하여 비트라인(110)을 형성한다.
비트라인 형성후, 캐패시터 형성공정을 수행하여 COB 구조의 디램소자를 제조한다.
비트라인 형성후의 COB 구조의 디램소자의 제조공정은 9시간동안 870℃에서 열처리공정을 수행하는 것과 동일한데, 본 발명의 치밀한 티타늄 질화막(107), 산소가 채워진 티타늄 질화막(105) 및 티타늄막(104)은 우수한 배리어 특성을 제공함으로써 이러한 고온열처리 공정시 텡스텐의 확산을 방지할 수 있다.
즉, 제6도에 도시된 바와 같이 배리어를 통한 텅스텐의 확산현상은 본 발명에서는 발생되지 않는다.
또한, 제12도에 도시된 바와 같이 추가의 열처리공정후에도 면저항이 변하지 않는 효과가 있다.
제11도는 제10도의 비트라인 형성방법을 이용한 COB 구조의 디램소자의 단면도를 도시한 것이다.
제11도에 도시된 바와 같이, 금속으로 된 비트라인(110)은 폴리실리콘막과는 달리 분순물 영역(112),(113)의 도전형에 관계없이 모든 불순물 영역내에 형성할 수 있다.
제5도 및 제11도를 비교하여 보면, 본 발명에서처럼 비트라인으로 금속을 사용하였을 경우에, 후속의 배선공정을 위한 콘택의 종횡비가 종래보다 1/2정도로 낮아져 공정이 훨씬 용이해진다.
또한, 비트라인 콘택에서 티타늄 실리사이드가 형성되어 오믹콘택을 이루므로 폴리실리콘막을 비트라인으로 사용하는 경우보다 콘택저항을 감소시킬 수 있다.
상기한 바와 같이 본 발명에 따르면, 열처리공정을 통한 질화공정으로 열안정성이 우수하고, 비저항이 낮으며, 구조가 치밀한 티타늄 질화막을 형성할 수 있다.
따라서, 치밀한 티타늄 질화막이 후속의 열처리공정시 우수한 배리어로서 작용하여 비트라인용 금속의 고온확산을 방지할 수 있으므로 특성이 우수한 디랭소자를 제조할 수 있다.
또한, 치밀한 티타늄 질화막을 모스 트랜지스터의 게이트로 사용하는 경우에, 폴리실리콘막의 열안정특성과 실리사이드의 저저항특성을 동시에 만족시킬 수 있는 이점이 있다.

Claims (14)

  1. 반도체 기판에 산화막을 형성하는 스텝과, 리액티브 스퍼터링법으로 산화막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기 중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 티타늄 질화막상에 티타늄막을 증착시키는 스텝과, 급속열처리하여 티타늄막을 치밀한 티타늄 질화막으로 만드는 스텝을 포함하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  2. 제1항에 있어서, 상기 티타늄막을 1-3회에 걸쳐 급속열처리하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  3. 제1항에 있어서, 상기 열처리공정은 500℃에서 40초동안 수행한 후 800℃에서 30초동안 수행되어지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  4. 제1항에 있어서, 티타늄막의 열처리공정은 N2또는 NH3분위기에서 수행되어 지는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  5. 제1항에 있어서, 티타늄막의 증착스텝에서 질소(N2)를 주입하여 티타늄막내에 일정한 질소가 함유된 티타늄막을 증착하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법
  6. 제5항에 있어서, 티타늄막에 함유되어 있는 질소원자는 40% 이하인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  7. 제1항에 있어서, 티타늄막의 두께는 200-2000Å인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  8. 제1항에 있어서, 티타늄 질화막의 두께는 50-500Å인 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  9. 제1항에 있어서, 티타늄막의 급속 열처리스시텝에서 티타늄막하부의 티타늄 질화막은 티타늄막과 기판과의 반응을 억제하는 배리어로서 작용하는 것을 특징으로 하는 치밀한 티타늄 질화막의 형성방법.
  10. 제1도전형의 반도체 기판상에 게이트 산화막을 형성하는 스텝과, 게이트 산화막상에 폴리실리콘막을 형성하는 스텝과, 폴리실리콘막상에 티타늄 질화막을 증착하는 스텝과, 티타늄 질화막을 대기중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 티타늄 질화막상에 티타늄 막을 증착하는 스텝과, 급속열처리하여 티타늄막을 치밀한 티타늄막으로 만드는 스텝과, 치밀한 티타늄 질화막과 그 하부의 티타늄 질화막을 순차 패터닝하여 게이트를 형성하는 스텝과, 상기 게이트를 마스크로 하여 기판으로 제2도전형의 불순물을 이온 주입하여 소오스/드레인용 불순물 영역을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제1도전형의 반도체 기판상에 제1도전형 및 제2도전형을 갖는 불순물 영역을 형성하는 스텝과, 상기 불순물 영역상부의 절연막을 제거하여 콘택홀을 형성하는 스텝과, 제1티타늄막을 기판전면에 걸쳐 증착하고 대기중에 노출시켜 결정입계에 산소를 채워주는 스텝과, 급속열처리공정을 수행하여 제2티타늄막을 치밀한 티타늄 질화막으로 만드는 스텝과, 티타늄 질화막상에 비트라인용 금속층을 형성하는 스텝과, 상기 제1티타늄막, 티타늄 질화막, 치밀한 티타늄 질화막과 금속층을 순차 패터닝하여, 콘택홀을 통해 불순물 영역과 접촉되도록 비트라인을 형성하는 스텝과, 통상의 캐패시터 형성공정을 수행하여 캐패시터를 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 급속 열처리 공정시 콘택홀내의 불순물 영역과 티타늄막이 반응하여 계면에 박막의 티타늄 실리사이드가 형성되는 것을 특징으로 하는 반도체 제조방법.
  13. 제11항에 있어서, 비트라인용 금속층이 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 비트라인용 금속층을 화학적 증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
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