JP2001217323A

JP2001217323A - Ｃｍｏｓデバイス二重金属ゲート構造作製方法

Info

Publication number: JP2001217323A
Application number: JP2000381281A
Authority: JP
Inventors: Hattangadei Sunil; ハッタンガディスニル; T Guriddaa Douglas; ティ、グリッダーダグラス
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1999-12-16
Filing date: 2000-12-15
Publication date: 2001-08-10

Abstract

(57)【要約】【課題】半導体基板を覆って、タンタルおよび窒素を
含む構造を作製する方法を提供する。【解決手段】本方法は、基板（図１ａ−１ｄの基板１
０４）を覆って、上部表面を有する五酸化タンタルを含
む層（図１ａ−１ｄの層１０８）を提供する工程、およ
び五酸化タンタルの層の上部表面を窒化して、タンタル
および窒素を含む構造を形成する工程を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体デバイス製造
および処理に関するものであって、更に詳細にはＣＭＯ
Ｓデバイス用の金属ゲート構造作製方法に関する。

【０００２】

【従来の技術】電子デバイスがより複雑になるにつれ
て、デバイス内により多くのトランジスタを設けること
が益々必要とされるようになっている。更に、デバイス
の速度を向上させる必要がある一方で電力消費を減らす
ことも必要である。これらに対する回答の少なくとも一
部分には各々のトランジスタが占有する面積を狭くする
ことが含まれる。しかし、これを行なえばその他の要求
の１つまたは複数のものに対して悪影響を及ぼすことに
なろう。更に詳細には、トランジスタ寸法を縮小する
と、ゲート構造もまたスケール・ダウンされてゲート抵
抗が増大する。このことから、電力消費は増大し、デバ
イス速度も低下する。

【０００３】過去にはゲート構造のシート抵抗率を下げ
るためのいくつかの試みがなされた。最初は、多結晶シ
リコンにｎ形またはｐ形のいずれかのドーパントを大量
にドープすることが行なわれた。次に、ゲートの上側部
分をタングステンまたはチタンでシリサイド化すること
が行なわれた。現在では、より小型の形状において抵抗
率を下げるためにコバルト・シリサイドが使用されてい
る。多分、次に来るのは金属ゲート構造である。

【０００４】

【発明が解決しようとする課題】金属ゲート構造は実質
的にゲートの幅がどうであろうとも、より低いシート抵
抗率を提供する。それに加えて、金属ゲートは反転容量
を最小化し、デバイス特性を劣化させるポリシリコン・
ゲート空乏効果の問題を軽減する。しかし、多くの金属
ゲート材料は標準的な半導体プロセスの流れの中に組み
込む前に克服すべき問題点を有する。１つの問題点は、
多くの金属がゲート誘電層として一般に使用されるＳｉ
Ｏ₂の隣にあって不安定であるということである。別の
１つの問題点は多くの金属が酸化された時に伝導度が低
下するということである。

【０００５】ゲート構造を形成するためにアルミニウム
およびタングステンが使用される。アルミニウムは上述
の問題点の理由で、良い選択とは言えないだろうし、タ
ングステンはｐ形ポリシリコンとｎ形ポリシリコンの中
間に相当する仕事関数を有する。デバイスがスケール・
ダウンするにつれて、印加電圧は益々低くなり、これに
伴ってスレッショルド電圧も低くする必要がある。しか
し、タングステンの問題点は仕事関数がギャップの中間
にあって変更できない（ｎ形およびｐ形ポリと比べて）
ため、ＰＭＯＳおよびＮＭＯＳデバイス用としてスレッ
ショルド電圧を十分に低く保つことが困難であるという
ことである。

【０００６】ＰＭＯＳおよびＮＭＯＳデバイスの両方に
対して１つのギャップ中間にレベルを有する金属を用い
た場合のこのスレッショルド電圧問題を克服しようとい
う試みの中で、一方の伝導形のデバイスに対してアルミ
ニウムを使用し、他方の伝導形のデバイスに対して白金
が使用された。しかしながら、白金は高価で処理が困難
であるし、アルミニウムは上述の問題点を抱えている。
更に、ＮＭＯＳとＰＭＯＳデバイスで２つの異なる金属
を使用すればプロセスが複雑になり、パターンおよびエ
ッチ工程の追加によるコスト増が伴う。このことから、
ゲート幅に依存しない伝導度を有し、ＰＭＯＳデバイス
とＮＭＯＳデバイスに対して異なる仕事関数を示し、か
つプロセス複雑さの増大を最小に抑えるゲート電極金属
に対する需要が存在する。

【０００７】

【課題を解決するための手段】要約すれば、本発明は五
酸化タンタル層の一部分をタンタル窒化物層に変換する
方法を含む。言い換えれば、五酸化タンタル層を形成
し、同層に対して窒化プロセス（好ましくは、プラズマ
窒化あるいは熱窒化のいずれか）を施すことによって、
層の上側部分をタンタルおよび窒素を主として含む本質
的に伝導層に変換する。

【０００８】本発明の１つの実施の形態は半導体基板上
にタンタルおよび窒素を含む構造を形成する方法であ
り、同方法は、基板上に表面を有する五酸化タンタルを
含む層を設ける工程、および五酸化タンタル層の前記表
面を窒化してタンタルおよび窒素を含む構造を形成する
工程を含む。この構造は好ましくはＴａ_xＮ_yを含む。好
ましくは、窒化は、Ｎを含む原料を使用し、プラズマ法
または熱的方法を用いて実行される。

【０００９】本発明の別の実施の形態は半導体基板を覆
ってトランジスタのゲート構造を形成する方法である。
本方法は、表面を有する五酸化タンタルを含む層を半導
体基板を覆って形成する工程、五酸化タンタル層の前記
表面をタンタルおよび窒素を含む層に変換する工程、五
酸化タンタル層の前記変換された表面上に伝導層を形成
する工程を含み、ここで五酸化タンタル層の前記変換さ
れた表面が十分厚いために、ゲート構造の仕事関数は五
酸化タンタル層の前記変換された表面によって定義でき
る。好ましくは五酸化タンタルの変換された表面はＴａ
_xＮ_yを含む。窒化は、好ましくは、Ｎを含む原料（ｓｐ
ｅｃｉｅｓ）を使用し、プラズマまたは熱的な手法を用
いて実行される。

【００１０】本発明の別の実施の形態は、半導体基板を
覆ってゲート構造を形成する方法であって、その方法に
は、表面を有する五酸化タンタルを含む層を半導体基板
を覆って形成する工程、五酸化タンタル層の一部分をマ
スクする工程、五酸化タンタル層の（マスクされていな
い）表面をタンタルおよび窒素を含む層に変換する工
程、マスク層を除去する工程、五酸化タンタル層の変換
および未変換の表面上に伝導層を形成する工程を含む。
ここで五酸化タンタル層の変換された表面および伝導層
が十分厚いために、それらの仕事関数がゲート構造を定
義する主体となる。好ましくは、この構造はＴａ_xＮ_yか
らなるタンタルおよび窒素を含む。窒化は、好ましく
は、Ｎを含む原料を使用し、プラズマまたは熱的手法を
用いて実行され、また伝導層はタンタルを含む。

【００１１】図面に用いられた同様の符号および記号は
特に断らない限り同様の構造を指す。図面は単に本発明
の概念を示すために提供されるのであって、必ずしも正
しいスケールになっていない。

【００１２】

【発明の実施の形態】本発明の以下の説明はＴａ₂Ｏ₅の
プラズマ窒化または熱窒化を中心にして行われるが、Ｔ
ａ₂Ｏ₅の上側部分がタンタルおよび窒素を含む伝導層に
変換されて、Ｔａ₂Ｏ₅層の残りの部分が本質的に不変の
ままである限り、任意の窒化手法を用いても構わない。
更に、本発明の好適な実施の形態についての以下の説明
の中で示される五酸化タンタルは、Ｔａ₂Ｏ₅層と基板と
の間に位置する薄い界面制御層（図１ａ−１ｄには層１
０８として示されている）を含んでも含まなくてもよ
い。好ましくは、界面制御層を使用する場合には、それ
は酸化物（好ましくは熱成長させた酸化物）または酸窒
化物（好ましくは、窒化された熱成長酸化物層）のいず
れかを含む。界面制御層は、基板に悪影響を与えずに、
制御可能な信頼できるＴａ₂Ｏ₅層を生成するのに必要な
薄さでよい。好ましくは、界面制御層は０．５ないし５
ｎｍ厚のオーダー（更に詳細には、１ないし２ｎｍ厚−
更に好ましくは１．５ｎｍ厚）である。このため、図１
の実施の形態は界面制御層（層１０８）を示しており図
２の実施の形態はそのような層を示していないが、それ
をこれらの実施の形態の両方に用いてもあるいはどちら
にも用いなくてもよい。図２に実施の形態に使用する場
合には、界面制御層は単に層２２０の底の部分に当た
る。

【００１３】図１ａ−１ｄおよび図２ａ−２ｄに示すよ
うに、本発明は伝統的なゲート形成プロセス・シーケン
スあるいは代替となるゲート形成プロセス・シーケンス
のいずれにも採用することができる。

【００１４】図１ａを参照すると、好ましくはｐ形基板
が使用されるが、ｎ形基板を使用してもよく、あるいは
ＳＯＩ（絶縁体上のシリコン）構造を使用してもよい。
更に、単結晶シリコン基板上にエピタキシャル層を成長
させてもよい。構造１０４はシリコン基板を、あるいは
単結晶シリコン基板上に成長させたエピタキシャルシリ
コン層を表している。ウエル領域１０５は、構造１０４
がｐ形である場合に形成されるｎ形ドープ領域である
か、あるいは構造１０４がｎ形である場合に形成される
ｐ形ドープ領域（ＮＭＯＳデバイス１０２用）である。
この実施の形態において、構造１０４はｐ形基板を表
し、ドープされたウエル領域１０５はＰＭＯＳデバイス
１００用として使用されるｎ形ウエルである。

【００１５】分離構造１０６が浅いトレンチ分離構造と
して示されている。しかし、分離構造１０６はＬＯＣＯ
Ｓ、ドープ領域、あるいはその他の分離構造を含むこと
もできる。本発明の教えるところに基づけば、適当な分
離構造が当業者には明らかであろう。

【００１６】界面制御層１０８（オプション）が、好ま
しくは熱酸化によって、あるいは熱酸化後の窒化処理
（好ましくは、プラズマ窒化あるいは熱窒化のいずれ
か）によって形成される。界面制御層１０８は、好まし
くは、Ｔａ₂Ｏ₅層１１０の膜質を強化するために、また
下側の構造中のシリコンと酸素との（Ｔａ₂Ｏ₅形成時
の）反応による任意の有害なＳｉＯ₂の形成を防止する
ために形成される。

【００１７】図１ｂを参照すると、標準的な処理技術を
用いてＴａ₂Ｏ₅層が形成される。好ましくは、Ｔａ₂Ｏ₅
層は５ないし２０ｎｍの厚さである。Ｔａ₂Ｏ₅層の形成
後に、堆積後のアニール工程が続くのであるが、ＮＭＯ
Ｓ領域１０２がマスク層１１２によって覆われる。好ま
しくは、マスク層１１２はフォトレジスト層、多結晶シ
リコンまたは酸化物を含む。マスク層１１２は、本発明
の次の工程において層１１０の窒化を防止するために形
成される。マスク層１１２の形成後に、本発明の窒化工
程が実行されて、Ｔａ₂Ｏ₅層の一部分（好ましくは、上
部０．５ないし３ｎｍ、より好ましくは上部１ないし２
ｎｍ、更により好ましくは、上部の１．５ｎｍ程度）を
本質的にタンタルと窒素だけを含む層に変換する。この
層（図１ｃの領域１１４で示すように）の厚さは好まし
くは、層１１４の仕事関数がＰＭＯＳデバイス１００で
支配的となるように十分厚く、しかしＴａ₂Ｏ₅層１１０
のすべてを消費するほどには厚くない。

【００１８】本発明の窒化工程はプラズマ窒化を採用し
ている。そこにおいては、Ｎ₂、（Ｎ₂＋Ｎｅ）、（Ｎ₂
＋Ｈｅ）、（Ｎ₂＋Ａｒ）、あるいはその他の窒素源が
プラズマ反応炉（例えば、高密度プラズマ反応炉、ＥＣ
Ｒ反応炉、マイクロ波プラズマ反応炉、ＲＦプラズマ反
応炉、あるいは中性ビーム・プラズマ反応炉）に供給さ
れる。雰囲気圧力は好ましくは４ないし１０ｍＴｏｒｒ
であり、プラズマ電力は好ましくは１０００ないし２０
００ワットであり、サセプタ温度は２５ないし５００℃
（より好ましくは２００ないし４００℃で、更により好
ましくは３００℃程度）である。窒化工程はタンタルお
よび窒素を含む十分厚い層を形成するのに十分な時間長
だけ実行されて、それによってそれの仕事関数がＰＭＯ
Ｓデバイス１００を支配するようにされる。好ましく
は、この時間長はこのプラズマ窒化工程に対して１０な
いし６０秒（より好ましくは、１５ないし３０秒で、更
に好ましくは２０秒程度である）程度である。しかし、
窒化工程はプラズマ窒化の代わりに熱窒化によって実行
することができる。もしそうであれば、サセプタ温度を
４００ないし８００℃とした反応炉（その中にプラズマ
を形成してもしなくてもよい）中へアンモニアまたはそ
の他の窒素源が供給される。窒化工程はタンタルおよび
窒素を含む十分厚い層を形成するのに十分な時間長だけ
実行され、それによってそれの仕事関数がＰＭＯＳデバ
イス１００を支配するようにされる。好ましくは、この
時間長は３０ないし６０秒である。

【００１９】図１ｃを参照すると、ＴａＮ層１１４の形
成後に、ＰＭＯＳデバイス領域１００がマスクされてｎ
形ポリシリコンと類似した仕事関数を有する伝導層（例
えば、Ｔａ）がＴａ₂Ｏ₅層１１０の上に形成されるか、
あるいはデバイス全面を覆って伝導層が一様に形成され
る（図示されていない）。伝導層が全面に形成された場
合には、それは後にＰＭＯＳデバイス領域１００から除
去されるか、あるいはそこに残される（しかし、これに
よってＰＭＯＳゲート構造はＮＭＯＳゲート構造よりも
背が高くなる）。伝導層１１６の形成後に、別の伝導層
（これは好ましくは、層１１４および１１６を形成する
ために用いられる材料よりも低い抵抗率を有する）が形
成される。この伝導体は層１１８として示されており、
好ましくは、タングステン、アルミニウム、銅、チタ
ン、あるいはその他比較的高い伝導度を有する材料を含
み、半導体デバイス製造方式に容易に統合できるもので
ある。

【００２０】図１ｄを参照すると、層１０８、１１０、
１１４、１１６、および１１８をパターニングおよびエ
ッチングすることによってＮＭＯＳおよびＰＭＯＳのゲ
ート・スタック構造が形成される。次に、基板にｎ形ま
たはｐ形ドーパントをドープすることによって低濃度に
ドープされたドレイン延長部が形成される。シリコン窒
化物、二酸化シリコン、あるいはこの２つを組み合わせ
たものを使って側壁スペーサ１２０が形成される。従来
の方法を用いて、基板１０４中へｎ形またはｐ形ドーパ
ントをドープすることによってソース／ドレイン領域１
２２および１２４が形成される。標準的な半導体デバイ
ス・プロセスが続く。

【００２１】図２ａを参照すると、標準的な使い捨てゲ
ート・プロセスを用いてディスポーザブル（ｄｉｓｐｏ
ｓａｂｌｅ，使い捨て）ゲート構造が形成される。更に
詳細には、基板２０４（好ましくはｐ形の単結晶シリコ
ン、あるいはｐ形単結晶シリコン上に形成されたｐ形エ
ピタキシャル・シリコン、あるいはｐ形のＳＯＩ）をド
ープすることによってウエル領域２０６が形成される
（好ましくは、ＰＭＯＳデバイス２００用にはｎ形ドー
パントをドープするが、もしも構造２０４がｎ形であれ
ば、領域２０６はＮＭＯＳデバイス用としてｐ形ドーパ
ントをドープする）。ディスポーザブルゲート構造２１
４は窒化物、ポリシリコン、あるいは酸化物を堆積し、
構造２１４を形成するようにその層をパターニングおよ
びエッチングすることによって形成される。ディスポー
ザブルゲート構造２１４と分離構造２０８（これは、図
示のようなＳＴＩ、ＬＯＣＯＳ、ドープされた保護リン
グ、あるいはその他の分離構造によって形成されよう）
を使用して自己整合を取りながら、低濃度にドープされ
たドレイン延長部が形成される。側壁スペーサ２１６は
標準的な方法を用いて形成され、酸化物、窒化物、ある
いは両者の組合せやスタック構造を含む。ソース／ドレ
イン領域２１０および２１２がｎ形またはｐ形ドーパン
ト（それぞれＮＭＯＳデバイス２０２用またはＰＭＯＳ
デバイス２００用）を用いて形成され、分離構造２０
８、ゲート構造２１４，および側壁スペーサ２１６を使
用して自己整合される。次に、中間レベル誘電体２１８
が形成される。好ましくは、誘電体２１８は、ディスポ
ーザブルゲート構造２１４が除去される時にほとんど除
去されない材料でできている。更に、誘電体２１８は特
殊な除去プロセス（エッチ工程でもＣＭＰ工程でも）に
対して側壁スペーサ２１６とは異なる除去速度を有する
材料を含むことが好ましい。このことから、もしディス
ポーザブルゲート構造が未ドープのポリシリコンを含ん
でいれば、側壁スペーサは、熱成長させた酸化物をポリ
シリコンと窒化物層または窒化物との間に含むことが好
ましい。また誘電体２１８は流動性酸化物、ガラス（流
動性または堆積ガラス）、堆積酸化物、窒化物、あるい
は酸化物／窒化物のスタック構造のいずれかで形成され
る。しかし、これらの材料を任意に組み合せてそれらの
構造を形成することもできる。誘電体２１８を形成する
ために流動性材料を使用してもあるいはしなくても、次
に平坦化工程（好ましくはＣＭＰ）が実行される。誘電
体２１８を平坦化して、ディスポーザブルゲート構造２
１４または側壁スペーサ２１６をほとんど除去すること
なしにディスポーザブルゲート構造２１４の上部を露出
させる。

【００２２】図２ｂを参照すると、ディスポーザブルゲ
ート構造２１４が（従来の方法を用いて）除去された後
で、もしそれまでに形成されていなければＴａ₂Ｏ₅層２
２０（これは下側の界面制御層を含むことができる）が
形成される。言い換えれば、Ｔａ₂Ｏ₅（および界面制御
層）はディスポーザブルゲート構造の形成の前に形成さ
れよう。しかし、ディスポーザブルゲート構造形成前に
ゲート誘電体層２２０（これは５ないし２０ｎｍ厚のオ
ーダー）を形成することは不利である。その理由は、ソ
ースおよびドレイン領域の形成に必要な高温アニールに
対してＴａ₂Ｏ₅が信頼性よく耐えることができず、ディ
スポーザブルゲート構造２１４の除去によって層２２０
が損傷を被るためである。このことから、層２２０の形
成はディスポーザブルゲート形成の前ではなくて図２ｂ
のこの時点で実行される。しかし、もしそれらの問題が
重要でないか、あるいはそれらを克服できれば、層２２
０（およびもし使うなら界面制御層）をディスポーザブ
ルゲート構造の形成前に形成しても構わない。ＰＭＯＳ
領域にあるＴａ₂Ｏ₅層の部分のみを窒化するために、マ
スク層２２２を形成する。マスク層２２２は好ましく
は、フォトレジスト、あるいは硬質のマスク材料（例え
ば、酸化物、窒化物、あるいは多結晶シリコン）を含
む。

【００２３】図２ｃを参照すると、ＰＭＯＳ領域２００
中の層２２０の部分が窒化されて、ほとんどがタンタル
と窒素である層２２６が形成される。本発明の窒化工程
ではプラズマ窒化を採用することができ、その中では、
Ｎ₂、（Ｎ₂＋Ｎｅ）、（Ｎ₂＋Ｈｅ）、（Ｎ₂＋Ａｒ）、
あるいはその他の窒素源がプラズマ反応炉（例えば、高
密度プラズマ反応炉、ＥＣＲ反応炉、マイクロ波プラズ
マ反応炉、ＲＦプラズマ反応炉、あるいは中性ビーム・
プラズマ反応炉）に供給される。雰囲気圧力は好ましく
は４ないし１０ｍＴｏｒｒであり、プラズマ電力は好ま
しくは１０００ないし２０００ワットであり、サセプタ
温度は２５ないし５００℃（より好ましくは２００ない
し４００℃で、更により好ましくは３００℃程度）であ
る。窒化工程はタンタルおよび窒素を含む十分厚い層を
形成するのに十分な時間長だけ実行されて、それによっ
てそれの仕事関数がＰＭＯＳデバイス１００を支配する
ようにされる。好ましくは、この時間長はこのプラズマ
窒化工程に関して１０ないし６０秒（より好ましくは、
１５ないし３０秒で、更に好ましくは２０秒程度であ
る）程度である。しかし、窒化工程はプラズマ窒化の代
わりに熱窒化によって実行することもできる。もしそう
であれば、サセプタ温度を４００ないし８００℃とした
反応炉（その中にプラズマを形成されていてもよいし、
されていなくてもよい）中へアンモニアまたはその他の
窒素源が供給される。窒化工程は、タンタルおよび窒素
を含む十分厚い層が形成されて、それの仕事関数がＰＭ
ＯＳデバイス１００を支配するのに十分な時間長だけ実
行される。好ましくは、この時間長は３０ないし６０秒
である。

【００２４】層２２６の厚さは、好ましくは、層２２６
の仕事関数がＰＭＯＳデバイス２００で支配的となるよ
うに十分厚く、しかしＴａ₂Ｏ₅層２２０のすべてを消費
するほどには厚くない。更に詳細には、層２２０の上部
のみが層２２６を形成するように変換されて（好ましく
は、上部０．５ないし３ｎｍ、より好ましくは上部１な
いし２ｎｍ、更により好ましくは、上部の１．５ｎｍ程
度）それには本質的にタンタルと窒素のみが含まれる。

【００２５】マスク２２２が除去された後で、導電性材
料が全面に形成されるか（ＮＭＯＳ領域２０２中の層２
２０上および層２２６上）、あるいはＮＭＯＳ領域２０
２中の層２２０上に選択的に形成される（図２ｃに層２
２４として示すように）。好ましくは、導電性性材料は
ｎ形多結晶シリコンと類似の仕事関数を有する材料を含
み、またそれの仕事関数がＮＭＯＳ領域２０２中で支配
的となるのに十分な厚さであるが、層２２６と比べれば
それほど厚くも薄くもない。タンタルが好ましく、また
厚さは０．５ないし３ｎｍ程度が好ましい（更に好まし
くは１ないし２ｎｍ）。次に、導体２２８が全面に形成
される。導体２２８は、好ましくは、比較的高い伝導度
の材料（例えば、タングステン、銅、アルミニウム、チ
タン、またはその他の高融点金属）を含む。ＮＭＯＳデ
バイス２０２の仕事関数が層２２４によって制御される
べきであり、ＰＭＯＳデバイス２００の仕事関数は層２
２６によって制御されるべきである一方で、ゲート構造
の伝導度は好ましくは導体２２８によって決まるであろ
う。

【００２６】図２ｄを参照すると、層２２０、２２４、
２２６、および２２８をパターニングおよびエッチング
することによってＮＭＯＳおよびＰＭＯＳのゲート・ス
タック構造が形成される。図２ｄには“Ｔ字形”のゲー
トが示されているが、“Ｔ字形”のゲートを形成する必
要はない。標準的な半導体デバイス・プロセスが続く。

【００２７】図３ａ−３ｂに示すように、本発明の方法
は、タンタル窒化物層３０４を形成するために、五酸化
タンタルの選択的窒化（窒化打ち込み３０２、プラズマ
窒化プロセス、あるいは窒化雰囲気のいずれかを介し
て）を採用している。好ましくはこれに続いて、ＰＭＯ
Ｓ領域１０２のみに（図示のように）、あるいはＮＭＯ
Ｓ領域１００およびＰＭＯＳ領域１０２の両方に、導体
（ｐ形ポリシリコンと類似の仕事関数を有する、好まし
くはタンタル）が形成される。更にこれに続いて、伝導
層３０８が形成される。好ましくは、伝導層３０８は
銅、アルミニウム、タングステン、チタン、窒化チタ
ン、任意のその他高融点金属、上述の任意のものを含む
スタック構造、あるいはそれらの任意の組合せを含む。

【００２８】本発明の特定の実施の形態についてここに
説明してきたが、それらは本発明の範囲を限定するもの
と捉えるべきではない。本明細書の方法を参照すれば、
当業者には本発明の多くの実施の形態が明らかであろ
う。本発明の範囲は特許請求の範囲のみによって定義さ
れる。

【００２９】以上の説明に関して更に以下の項を開示す
る。（１）半導体基板上にタンタルおよび窒素を含む構造を
作製する方法であって、前記基板上へ、上部表面を有す
る、五酸化タンタルを含む層を設ける工程、および五酸
化タンタルの前記層の前記上部表面を窒化して、タンタ
ルおよび窒素を含む前記構造を形成する工程、を含む方
法。

【００３０】（２）第１項記載の方法であって、前記構
造がＴａ_xＮ_yからなるタンタルおよび窒素を含んでいる
方法。

【００３１】（３）第１項記載の方法であって、前記窒
化がＮを含む原料を使用し、プラズマまたは熱的方法を
用いて実行される方法。

【００３２】（４）半導体基板を覆ってトランジスタの
ゲート構造を作製する方法であって、前記半導体基板上
へ、上部表面を有する、五酸化タンタルを含む層を形成
する工程、五酸化タンタルの前記層の前記上部表面を、
タンタルおよび窒素を含む層に変換する工程、五酸化タ
ンタルの前記層の前記変換された上部表面上に伝導層を
形成する工程、を含み、五酸化タンタルの前記層の前記
変換された上部表面が十分厚いために、それによって前
記ゲート構造の仕事関数が五酸化タンタルの前記層の前
記変換された上部表面によって定義される方法。

【００３３】（５）第４項記載の方法であって、五酸化
タンタルの前記変換された上部表面がＴａ_xＮ_yを含んで
いる方法。

【００３４】（６）第４項記載の方法であって、前記窒
化がＮを含む原料を使用し、プラズマまたは熱的方法を
用いて実行される方法。

【００３５】（７）半導体基板を覆ってトランジスタの
ゲート構造を作製する方法であって、前記半導体基板上
へ、上部表面を有する、五酸化タンタルを含む層を形成
する工程、五酸化タンタルの前記層の一部分をマスクす
る工程、五酸化タンタルの前記（マスクされていない）
層の前記上部表面を、タンタルおよび窒素を含む層に変
換する工程、マスク層を除去する工程、五酸化タンタル
の前記層の前記変換された上部表面および未変換の上部
表面上に伝導層を形成する工程、を含み、五酸化タンタ
ルの前記層の前記変換された上部表面および前記伝導層
が十分厚いために、それぞれの仕事関数が前記ゲート構
造を定義する方法。

【００３６】（８）第７項記載の方法であって、前記構
造がＴａ_xＮ_yからなるタンタルおよび窒素を含んでいる
方法。

【００３７】（９）第７項記載の方法であって、前記窒
化が、窒素を含むガスを使用し、プラズマを用いて実行
される方法。

【００３８】（１０）第７項記載の方法であって、前記
窒化が、窒素を含む雰囲気中で、熱アニールを用いて実
行される方法。

【００３９】（１１）第７項記載の方法であって、前記
伝導層がタンタルを含んでいる方法。

【００４０】（１２）本発明の１つの実施の形態は、半
導体基板を覆って、タンタルおよび窒素を含む構造を作
製する方法である。本方法は、基板（図１ａ−１ｄの基
板１０４）を覆って、上部表面を有する五酸化タンタル
を含む層（図１ａ−１ｄの層１０８）を提供する工程、
および五酸化タンタルの層の上部表面を窒化して、タン
タルおよび窒素を含む構造を形成する工程を含む。

【００４１】

【関連出願へのクロスリファレンス】次の同一譲受人に
譲渡された特許／特許出願をここに参照によって取り込
む。特許番号／出願番号出願日ＴＩ事件番号第６０／０２９，２１５号１９９６年１０月２８日ＴＩ−２２０２７第６０／０２９，６４３号１９９８年１０月２８日ＴＩ−２２７４８第６０／０３５，３７５号１９９６年１２月５日ＴＩ−２２９８０第６０／１２１，７８６号１９９９年２月２６日ＴＩ−２８８９６第６０／１００，６０５号１９９８年９月１６日ＴＩ−２４７７６

【図面の簡単な説明】

【図１】本発明の１つの実施の形態の方法に従って、部
分的に作製されたＣＭＯＳデバイスの断面図。

【図２】本発明の別の１つの実施の形態の方法に従っ
て、部分的に作製された半導体デバイスの断面図。

【図３】本発明の別の１つの実施の形態の方法に従っ
て、部分的に作製された半導体デバイスの断面図。

【符号の説明】

１００ＰＭＯＳデバイス１０２ＮＭＯＳデバイス１０４構造１０５ウエル領域１０６分離構造１０８界面制御層１１０Ｔａ₂Ｏ₅層１１２マスク層１１４ＴａＮ層１１６伝導層１１８伝導層１２０側壁スペーサ１２２ソース領域１２４ドレイン領域２００ＰＭＯＳデバイス２０４基板２０６ウエル領域２０８分離構造２１０ソース領域２１２ドレイン領域２１４ディスポーザブルゲート構造２１６側壁スペーサ２１８中間レベル誘電体２２０Ｔａ₂Ｏ₅層２２２マスク層２２４層２２６ＴａＮ層２２８伝導層３０２窒化打ち込み３０４タンタル窒化物層３０８伝導層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78

Claims

【特許請求の範囲】

【請求項１】半導体基板上にタンタルおよび窒素を含
む構造を作製する方法であって、前記基板上へ、上部表面を有する、五酸化タンタルを含
む層を設ける工程、および五酸化タンタルの前記層の前
記上部表面を窒化して、タンタルおよび窒素を含む前記
構造を形成する工程、を含む方法。