JP4791332B2 - 二重金属ゲートを含む半導体構造及びその製造方法(二重金属ゲートの自己整合集積化) - Google Patents
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Description
分離領域によって分離された少なくとも一つのnFETデバイス領域および少なくとも一つのpFETデバイス領域を有する半導体基板と、
前記少なくとも一つのnFETデバイス領域内に設けられ、nFETの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックと、
前記少なくとも一つのpFETデバイス領域内に設けられ、pFETの性質を有しかつ第一金属層と同じかまたは異る第二金属層を備えた第二金属ゲートスタックとを備え、前記第一金属層および前記第二金属層がSi含有ゲート電極を上部に含まない、半導体構造を提供する。
分離領域によって分離された少なくとも一つのnFETデバイス領域および少なくとも一つのpFETデバイス領域を有する半導体基板を準備するステップと、
前記少なくとも一つのnFETデバイス領域内に設けられ、nFETの性質を有しかつ希土類金属含有層および第一金属層を備えた第一金属ゲートスタックを形成するステップと、
前記少なくとも一つのpFETデバイス領域内に設けられ、pFETの性質を有しかつ第一金属層と同じかまたは異なる第二金属層を備えた第二金属ゲートスタックを形成するステップとを含み、前記第一金属層および前記第二金属層がSi含有ゲート電極を含まない。
11 pウェル領域
12 nFETデバイス領域
13 nウェル領域
14 pFETデバイス領域
16 分離領域
18 インタフェース層
20 誘電体材料
22 希土類金属含有層
24 材料スタック
26 金属層
28 キャップ層
30 Si含有層
32 ゲート領域
34 拡張領域
36 スペーサ
38 ソース/ドレイン領域
40 シリサイド領域
70 金属窒化物層
72 ブロックマスク
Claims (13)
- 分離領域によって分離された少なくとも一つのnFETデバイス領域および少なくとも一つのpFETデバイス領域を有する半導体基板と、
前記少なくとも一つのnFETデバイス領域内に設けられ、希土類金属含有層、第一金属層およびキャップ層を備えた第一金属ゲートスタックと、
前記少なくとも一つのpFETデバイス領域内に設けられ、第二金属層およびキャップ層を備えた第二金属ゲートスタックと、
前記第一金属および第二金属ゲートスタックの下に配置された誘電体材料と、
を備え、
前記希土類金属含有層が元素周期表のIIIB族からの少なくとも1つの元素の酸化物または窒化物からなり、前記第一金属層と前記第二金属層が同じであり、MOxNy金属化合物からなり、Mが元素周期表のIVB、VB、VIBまたはVIIB族から選択した少なくとも1つの金属を含み、xが5原子パーセントから40原子パーセントであり、yが5原子パーセントから40原子パーセントであり、前記キャップ層が金属窒化物からなる、前記第一金属層および前記第二金属層が上部にシリコンゲート電極を含まない、
半導体構造。 - MがTiであり、xが25原子パーセントであり、yが35原子パーセントである、請求項1に記載の半導体構造。
- 分離領域によって分離された少なくとも一つのnFETデバイス領域および少なくとも一つのpFETデバイス領域を有する半導体基板と、
前記少なくとも一つのnFETデバイス領域内に設けられ、希土類金属含有層、第一金属層およびキャップ層を備えた第一金属ゲートスタックと、
前記少なくとも一つのpFETデバイス領域内に設けられ、第二金属層およびキャップ層を備えた第二金属ゲートスタックと、
前記第一金属および第二金属ゲートスタックの下に配置された誘電体材料と、
を備え、
前記希土類金属含有層が元素周期表のIIIB族からの少なくとも1つの元素の酸化物または窒化物からなり、前記第一金属層と前記第二金属層が異なり、前記第一金属層が、元素周期表のIVB、VB、VIBまたはVIIB族からの金属を含む金属窒化物からなり、前記第二金属層がM’OaNbを有し、M’が元素周期表のIVB、VB、VIBまたはVIIB族からの金属であり、aが5原子パーセントから40原子パーセントであり、bが5原子パーセントから40原子パーセントであり、前記キャップ層が金属窒化物からなる、前記第一金属層および前記第二金属層が上部にシリコンゲート電極を含まない、半導体構造。 - 前記希土類金属含有層がLa、Ce、Y、Sm、ErまたはTbのうち少なくとも1つの酸化物からなる請求項1〜3のいずれか1項に記載の半導体構造。
- 前記誘電体材料が、二酸化シリコンより大きい比誘電率を有する、請求項1〜4のいずれか1項に記載の半導体構造。
- 前記誘電体材料がHf系誘電体を有する、請求項5に記載の半導体構造。
- 分離領域によって分離された少なくとも1つのnFETデバイス領域および少なくとも1つのpFETデバイス領域を有する半導体基板を準備するステップと、
前記半導体基板上に誘電体材料を形成するステップと、
前記少なくとも1つのnFETデバイス領域内に設けられ、前記誘電体材料上に希土類金属含有層、第一金属層およびキャップ層を備える第一金属ゲートスタックを形成するステップと、
前記少なくとも1つのpFETデバイス領域内に設けられ、前記誘電体材料上に第二金属層およびキャップ層を備えた第二金属ゲートスタックを形成するステップを含み、
前記希土類金属含有層が元素周期表のIIIB族からの少なくとも1つの元素の酸化物または窒化物からなり、前記第一金属層と前記第二金属層が同じであり、金属ターゲット、およびAr、N2および酸素を有する雰囲気を使用するスパッタリングによって形成されるMOxNy金属化合物を有し、Mが元素周期表のIVB、VB、VIBまたはVIIB族から選択した少なくとも1つの金属を含み、xが5原子パーセントから40原子パーセントであり、yが5原子パーセントから40原子パーセントであり、前記キャップ層が金属窒化物からなる、前記第一金属層および前記第二金属層が上部にシリコンゲート電極を含まない、
半導体構造を製造する方法。 - 前記酸素が、プレスパッタリングのバックグラウンド圧力からのものである、請求項7に記載の方法。
- 前記希土類金属含有層が、堆積によって形成された元素周期表のIIIB族からの少なくとも1つの元素の酸化物または窒化物からなる、請求項7または8に記載の方法。
- 分離領域によって分離された少なくとも1つのnFETデバイス領域および少なくとも1つのpFETデバイス領域を有する半導体基板を準備するステップと、
前記半導体基板上に誘電体材料を形成するステップと、
前記少なくとも1つのnFETデバイス領域内に設けられ、前記誘電体材料上に希土類金属含有層、第一金属層およびキャップ層を備える第一金属ゲートスタックを形成するステップと、
前記少なくとも1つのpFETデバイス領域内に設けられ、前記誘電体材料上に第二金属層およびキャップ層を備えた第二金属ゲートスタックを形成するステップを含み、
前記希土類金属含有層が元素周期表のIIIB族からの少なくとも1つの元素の酸化物または窒化物からなり、前記第一金属層と前記第二金属層が異なり、前記第一金属層が元素周期表のIVB、VB、VIBまたはVIIB族からの金属を含む金属窒化物からなり、前記第二金属層が酸素を金属窒化物層内に導入して形成されるM’OaNbからなり、M’が元素周期表のIVB、VB、VIBまたはVIIB族からの金属であり、aが5原子パーセントから40原子パーセントであり、bが5原子パーセントから40原子パーセントであり、前記キャップ層が金属窒化物からなる、前記第一金属層および前記第二金属層が上部にシリコンゲート電極を含まない、
半導体構造を製造する方法。 - 前記酸素が酸化によって、またはイオン注入およびアニールによって、またはガス相ドーピングによって導入される、請求項10に記載の方法。
- 前記誘電体材料が、二酸化シリコンより大きい比誘電率を有する、請求項7〜11のいずれか1項に記載の方法。
- 前記誘電体材料がHf系誘電体を有する、請求項12に記載の方法。
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