JP4271230B2 - 半導体装置 - Google Patents
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Description
発明の実施形態について説明する前に、まず、本発明の原理について説明する。
Φbulkは、ゲート電極のバルク部分の性質によって決定され、Φinterfaceはゲート電極/ゲート絶縁膜界面における電荷分布によって決定される項である。ここに、ゲート絶縁膜表面上に形成された下層と下層表面上に形成された上層からなる二層構造を含む積層構造のゲート電極があるとする。このとき、図1に示すように、下層の膜厚が、1モノレイヤー以上、3nm以下である場合、Φbulkは主に上層の性質によって決定される一方で、Φinterfaceは下層の性質によって決定される。
ΔΦeff = 0.4×Δχ/0.1 …(3)
の関係にあることを見出した。
図6は、本発明の第1の実施形態に係わるデュアルメタルゲートCMOS構造の半導体装置の概略構造を示す断面図である。
Φeff(P)-0.4×Δχ/0.1 ≦ 4.3 …(4)
を満たしていればよい。
/{TaC(111)ピーク強度+TaC(200)ピーク強度}×100 …(5)
ここで、(111)面結晶配向比率は、図9のXRDスペクトルにおいて、TaC(111)ピークとTaC(200)ピーク強度の絶対値を求め、式(5)から計算する。ここで、ピーク強度の代わりに、ピーク面積を用いても良い。また、(111)面結晶配向比率を求める際には、ゲート電極のゲート絶縁膜に隣接する面と垂直方向、即ちゲート電極の膜厚方向を基準にしている。
図13は、本発明の第2の実施形態に係わるデュアルメタルゲートCMOS構造の半導体装置の概略構造を示す断面図である。
Φeff(N)+0.4×Δχ/0.1 ≧ 4.7 …(6)
を満たしていればよいことが前記式(3)より導出される。
図15は、本発明の第3の実施形態に係わるデュアルメタルゲートCMOS構造の半導体装置の概略構造を示す断面図である。
Φeff(1)−0.4×Δχ(1)/0.1 ≦ 4.3
Φeff(2)+0.4×Δχ(2)/0.1 ≧ 4.7
を満たしていればよいことが、前記式(3)から導出される。ここで、Φeff(1)及びΦeff(2)とは、それぞれ上層ゲート電極112及び上層ゲート電極212と同一の金属材料単層からなるゲート電極のΦeff である。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではゲート電極としてTaCを用いたが、必ずしもTaCに限らず、TiC,TaN,TiNを用いることも可能である。また、下層ゲート電極の厚さは1モノレイヤー以上で3nm以下の範囲であれば適宜変更可能である。同様に、下層ゲート電極と上層ゲート電極との平均的な電気陰性度の差、更には下層ゲート電極のCの原子密度と上層ゲート電極のCの原子密度との関係は、実施形態で説明した範囲において、適宜変更可能である。また、ゲート絶縁膜は、シリコン酸化膜に限らずシリコン窒化膜、シリコン酸化窒化膜、更には他の高誘電体膜を用いることも可能である。
11…素子分離領域
15…C層
16…Ta−C合金
100…nチャネルMISトランジスタ
200…pチャネルMISトランジスタ
101…p型半導体領域
102,202…ソース/ドレイン電極
103,203…エクステンション領域
104,204…ゲート絶縁膜
110,210…ゲート電極
111,211…下層ゲート電極
112,212…上層ゲート電極
120,220…ゲート側壁
201…n型半導体領域
Claims (16)
- 基板上にnチャネルMISトランジスタとpチャネルMISトランジスタが形成された半導体装置であって、
前記nチャネルMISトランジスタは、前記基板上に形成されたp型半導体領域と、前記p型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、膜厚が1モノレイヤー以上3nm以下である第1下層ゲート電極と、前記第1下層ゲート電極上に形成され、平均的な電気陰性度が第1下層ゲート電極の平均的な電気陰性度よりも0.1以上小さく、金属材料で形成された第1上層ゲート電極とを含んで形成され、
前記pチャネルMISトランジスタは、前記基板上に形成されたn型半導体領域と、前記n型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、前記金属材料で形成された第2ゲート電極とを含んで形成されていることを特徴とする半導体装置。 - 前記第2ゲート電極の実効仕事関数Φeff(1) は4.7eV以上であり、前記第1下層ゲート電極と前記第1上層ゲート電極との平均的な電気陰性度の差Δχ(1) は、
Φeff(1)−0.4×Δχ(1)/0.1≦4.3
を満たすことを特徴とする請求項1に記載の半導体装置。 - 前記金属材料はTa−C合金であることを特徴とする請求項1又は2に記載の半導体装置。
- 前記第1下層ゲート電極はTa−C合金で形成され、前記第1下層ゲート電極のCの原子密度は、前記第1上層ゲート電極のCの原子密度より10 at.%以上高いことを特徴とする請求項3に記載の半導体装置。
- 前記第2ゲート電極は、該ゲート電極の膜厚方向に対するTaC(111)面の結晶配向率[TaC(111)面/{TaC(111)面+TaC(200)面}]が80%以上であることを特徴とする請求項3又は4に記載の半導体装置。
- 基板上にnチャネルMISトランジスタとpチャネルMISトランジスタが形成された半導体装置であって、
前記nチャネルMISトランジスタは、前記基板上に形成されたp型半導体領域と、前記p型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、金属材料で形成された第1ゲート電極とを含んで形成され、
前記pチャネルMISトランジスタは、前記基板上に形成されたn型半導体領域と、前記n型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、膜厚が1モノレイヤー以上3nm以下である第2下層ゲート電極と、前記第2下層ゲート電極上に形成され、平均的な電気陰性度が第2下層ゲート電極の平均的な電気陰性度よりも0.1以上大きく、前記金属材料で形成された第2上層ゲート電極とを含んで形成されていることを特徴とする半導体装置。 - 前記第1ゲート電極の実効仕事関数Φeff(2) は4.3eV以下であり、前記第2下層ゲート電極と前記第2上層ゲート電極との平均的な電気陰性度の差Δχ(2) の絶対値は、
Φeff(2)+0.4×Δχ(2)/0.1≧4.7
を満たすことを特徴とする請求項6に記載の半導体装置。 - 前記第2上層ゲート電極はTa−C合金で形成されていることを特徴とする請求項6又は7に記載の半導体装置。
- 前記第2下層ゲート電極はTa−C合金で形成され、前記第2下層ゲート電極のCの原子密度は、前記第2上層ゲート電極のCの原子密度より10 at.%以上低いことを特徴とする請求項8に記載の半導体装置。
- 前記第1ゲート電極は、該ゲート電極の膜厚方向に対するTaC(111)面の結晶配向率[TaC(111)面/{TaC(111)面+TaC(200)面}]が60%以下であることを特徴とする請求項8又は9に記載の半導体装置。
- 基板と、
前記基板上に形成されたp型半導体領域と、前記p型半導体領域上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成され、膜厚が1モノレイヤー以上3nm以下である第1下層ゲート電極と、前記第1下層ゲート電極上に形成され、平均的な電気陰性度が第1下層ゲート電極の平均的な電気陰性度よりも小さく、金属材料で形成された第1上層ゲート電極とを含んで形成されたnチャネルMISトランジスタと、
前記基板上に形成されたn型半導体領域と、前記n型半導体領域上に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜上に形成され、膜厚が1モノレイヤー以上3nm以下である第2下層ゲート電極と、前記第2下層ゲート電極上に形成され、平均的な電気陰性度が第2下層ゲート電極の平均的な電気陰性度よりも大きく、前記金属材料で形成された第2上層ゲート電極とを含んで形成されたpチャネルMISトランジスタと、
を具備し、
前記第1下層ゲート電極と前記第1上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(1) と、前記第2下層ゲート電極と前記第2上層ゲート電極との平均的な電気陰性度の差の絶対値Δχ(2) と、の和が0.1以上であることを特徴とする半導体装置。 - 前記第1上層ゲート電極と同一の金属材料で単層のゲート電極を形成した場合の該ゲート電極の実効仕事関数Φeff(1)、前記第2上層ゲート電極と同一の金属材料で単層のゲート電極を形成した場合の該ゲート電極の実効仕事関数Φeff(2)、前記Δχ(1) 及び前記Δχ(2) が、
Φeff(1)−0.4×Δχ(1)/0.1≦4.3
Φeff(2)+0.4×Δχ(2)/0.1≧4.7
を満たすことを特徴とする請求項11に記載の半導体装置。 - 前記第1上層ゲート電極及び前記第2上層ゲート電極は、同じ組成のTa−C合金で形成されていることを特徴とする請求項11又は12に記載の半導体装置。
- 前記第1下層ゲート電極と前記第2下層ゲート電極はTa−C合金で形成され、前記第1下層ゲート電極のCの原子密度は前記第1上層ゲート電極のCの原子密度より高く、前記第2下層ゲート電極のCの原子密度は前記第1上層ゲート電極のCの原子密度より低く、前記第1下層ゲート電極のCの原子密度は前記第2下層ゲート電極のCの原子密度より10 at.%以上高いことを特徴とする請求項11乃至13の何れかに記載の半導体装置。
- 前記第1下層ゲート電極は、Ta−C合金にN,O,F,P,S,Cl,As,Se,Br,Iのうちの少なくとも1つが添加された金属材料で形成されていることを特徴とする請求項3,4,13,14の何れかに記載の半導体装置。
- 前記第2下層ゲート電極は、Ta−C合金にSc,Y,La,Zr,Hfのうちの少なくとも1つが添加された金属材料で形成されていることを特徴とする請求項8,9,13,14の何れかに記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006329521A JP4271230B2 (ja) | 2006-12-06 | 2006-12-06 | 半導体装置 |
US11/857,197 US7608896B2 (en) | 2006-12-06 | 2007-09-18 | Semiconductor device |
US12/554,339 US8263452B2 (en) | 2006-12-06 | 2009-09-04 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006329521A JP4271230B2 (ja) | 2006-12-06 | 2006-12-06 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008147239A JP2008147239A (ja) | 2008-06-26 |
JP4271230B2 true JP4271230B2 (ja) | 2009-06-03 |
Family
ID=39496966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006329521A Expired - Fee Related JP4271230B2 (ja) | 2006-12-06 | 2006-12-06 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7608896B2 (ja) |
JP (1) | JP4271230B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4764030B2 (ja) * | 2005-03-03 | 2011-08-31 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP5208569B2 (ja) * | 2008-04-25 | 2013-06-12 | 株式会社東芝 | 半導体装置 |
JP4602440B2 (ja) | 2008-06-12 | 2010-12-22 | パナソニック株式会社 | 半導体装置及びその製造方法 |
JP5288907B2 (ja) | 2008-06-27 | 2013-09-11 | 株式会社東芝 | 半導体装置とその製造方法 |
JP5147588B2 (ja) | 2008-08-04 | 2013-02-20 | パナソニック株式会社 | 半導体装置 |
JP4647682B2 (ja) * | 2008-11-12 | 2011-03-09 | パナソニック株式会社 | 半導体装置及びその製造方法 |
US8674451B2 (en) * | 2008-12-10 | 2014-03-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | N/P metal crystal orientation for high-K metal gate Vt modulation |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5654209A (en) * | 1988-07-12 | 1997-08-05 | Seiko Epson Corporation | Method of making N-type semiconductor region by implantation |
US5247198A (en) * | 1988-09-20 | 1993-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device with multiplayered wiring |
US6410376B1 (en) * | 2001-03-02 | 2002-06-25 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate dual-metal CMOS transistors for sub-0.1 μm ULSI integration |
US7563715B2 (en) * | 2005-12-05 | 2009-07-21 | Asm International N.V. | Method of producing thin films |
US6573134B2 (en) * | 2001-03-27 | 2003-06-03 | Sharp Laboratories Of America, Inc. | Dual metal gate CMOS devices and method for making the same |
US6794234B2 (en) * | 2002-01-30 | 2004-09-21 | The Regents Of The University Of California | Dual work function CMOS gate technology based on metal interdiffusion |
US6828689B2 (en) * | 2002-07-08 | 2004-12-07 | Vi Ci Civ | Semiconductor latches and SRAM devices |
US7045406B2 (en) * | 2002-12-03 | 2006-05-16 | Asm International, N.V. | Method of forming an electrode with adjusted work function |
JP2004207481A (ja) | 2002-12-25 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7316950B2 (en) * | 2003-04-22 | 2008-01-08 | National University Of Singapore | Method of fabricating a CMOS device with dual metal gate electrodes |
US7030430B2 (en) | 2003-08-15 | 2006-04-18 | Intel Corporation | Transition metal alloys for use as a gate electrode and devices incorporating these alloys |
JP3790237B2 (ja) * | 2003-08-26 | 2006-06-28 | 株式会社東芝 | 半導体装置の製造方法 |
US7129182B2 (en) * | 2003-11-06 | 2006-10-31 | Intel Corporation | Method for etching a thin metal layer |
JP2006086467A (ja) * | 2004-09-17 | 2006-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
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US7361538B2 (en) * | 2005-04-14 | 2008-04-22 | Infineon Technologies Ag | Transistors and methods of manufacture thereof |
KR100724563B1 (ko) * | 2005-04-29 | 2007-06-04 | 삼성전자주식회사 | 다중 일함수 금속 질화물 게이트 전극을 갖는 모스트랜지스터들, 이를 채택하는 씨모스 집적회로 소자들 및그 제조방법들 |
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US7445976B2 (en) * | 2006-05-26 | 2008-11-04 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device having an interlayer and structure therefor |
-
2006
- 2006-12-06 JP JP2006329521A patent/JP4271230B2/ja not_active Expired - Fee Related
-
2007
- 2007-09-18 US US11/857,197 patent/US7608896B2/en active Active
-
2009
- 2009-09-04 US US12/554,339 patent/US8263452B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US7608896B2 (en) | 2009-10-27 |
US20090317951A1 (en) | 2009-12-24 |
JP2008147239A (ja) | 2008-06-26 |
US20080135944A1 (en) | 2008-06-12 |
US8263452B2 (en) | 2012-09-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090209 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120306 Year of fee payment: 3 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130306 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140306 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |