JP2009218584A - 半導体デバイスおよびその製造方法 - Google Patents

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Abstract

【課題】異なる誘電体材料を含む、デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】第１領域Ｉと第２領域ＩＩとを有する基板５を用意し、（ｉ）第１領域Ｉと第２領域ＩＩを覆うようにホスト誘電体層１を形成し、（ｉｉ）第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように第１誘電体キャップ層２を形成した後、（ｉｉｉ）第１領域Ｉの上の下位層１に対して選択的に、第１誘電体キャップ層１を除去して、第１領域Ｉの上の下位層１を露出させ、（ｉｖ）第１領域Ｉの上の下位層１と、第２領域ＩＩの上の第１誘電体キャップ層２とを覆うようにＨｆベースの誘電体キャップ層３を形成し、（ｖ）第１領域Ｉと第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように制御電極４を形成する。
【選択図】図３

Description

本発明は、一般に半導体デバイスに関する。更には、この発明は、１つの制御電極と異なる誘電体材料を含む半導体構造を含む半導体デバイスの製造に関する。特に、本発明は、デュアル仕事関数半導体デバイスの製造方法と、これにより得られたデュアル仕事関数半導体デバイスに関する。特に、本発明は、１つの金属制御電極と、誘電体キャップ層を含む制御電極誘電体とを含むデュアル仕事関数半導体デバイスに関する。例えば、本発明は、相補型金属酸化物半導体（ＣＭＯＳ）に関する。
現在まで、半導体産業は、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の幾何学的な寸法の縮小により牽引されてきた。シリコン酸化物（ＳｉＯ２）をゲート誘電体に用い、多結晶シリコン（ｐｏｌｙ−Ｓｉ）をゲート材料に用いる伝統的なＭＯＳＦＥＴ技術では、１００ｎｍまたはそれ以下に縮小された場合、多くの問題が発生する。
特性改良のためのＭＯＳＦＥＴの小型化は高いゲートリークをもたらす。なぜならば、ＳｉＯ２ゲート誘電体のようなゲート誘電体がより薄くなるためである。この問題に対応するために、ＳｉＯ２ゲート誘電体が、ｈｉｇｈ−ｋ材料（例えば、ＳｉＯ２のｋ値より大きいｋ値、即ち３．９より大きなｋ値を有する、ｈｉｇｈ−ｋ材料とも呼ばれるＨｆベースまたはＡｌベースの材料）で置き換えられてきた。ｈｉｇｈ−ｋ誘電体は、より薄いＳｉＯ２層で得られるのと同じ実効キャパシタンスを得るために、（ＳｉＯ２と比較して）より厚い物理的膜厚にできる。より厚い膜厚のｈｉｇｈ−ｋ材料は、ゲートリーク電流を低減させる。しかしながら、ｈｉｇｈ−ｋ材料の導入により、新しい問題、即ち、フェルミレベルのピンニング効果が発生した。フェルミレベルのピンニングは半導体の基本的な特性であり、例えば多結晶シリコン（ｐｏｌｙＳｉ）／酸化物界面はＭＯＳＦＥＴデバイス中で高い閾値電圧の原因となる。
この問題の知られた解決方法は、金属ゲートの導入である。しかしながら、従来のＣＭＯＳ作製プロセスと互換性のあるバンド端金属（低いデバイスの閾値電圧Ｖｔに要求されるｎ型またはｐ型のいずれかの仕事関数（ＷＦ）を有する金属）の決定が難しいことが立証されている。ＣＭＯＳは、１つまたは２つの誘電体を有するデュアル金属ゲートを用いて形成される。それぞれの場合、金属ゲートの１つの選択除去が必要であり、事実上、製造プロセスが複雑になり高コストとなる。更に、選択除去プロセスの後に、下層の誘電体層と金属電極との間の界面が、望まないダングリングボンドの存在によりしばしば修正／変更される。この修正は、望まない方法で、ゲートスタックの実効仕事関数に影響する。
ＣＭＯＳ製造のための他の知られた解決方法は、電極やゲート誘電体の選択除去を行わない、フルシリサイド（ＦＵＳＩ）ゲートの使用である。しかしながら、適当なＷＦを得るためには、ＦＵＳＩゲートは、ｎＭＯＳとｐＭＯＳの上で異なるシリサイド相である必要がある。小さなデバイス上では、ＦＵＳＩゲートの相または組成は、不均一に拡がる傾向にあり、ウエハ内の閾値電圧（Ｖｔ）がひどく不均一となる。
本発明の具体例の目的は、従来技術の方法およびデバイスの問題や欠点を緩和または克服することである。
上記目的は、本発明にかかる方法やデバイスにより達成される。
一の形態では、本発明は、デュアル仕事関数半導体デバイスを製造する方法を提供する。この方法は、
第１領域と第２領域を有する基板を提供する工程と、
第１領域に、第１の実効仕事関数を有する第１制御電極スタックを形成し、第２領域に、第２の実効仕事関数を有する第２制御電極スタックを形成する工程とを含み、それぞれの制御電極スタックは、制御電極誘電体と制御電極を含む。
本発明では、制御電極スタックを形成するプロセスは、
（ｉ）基板の第１領域と第２領域を覆うようにホスト誘電体層を形成する工程と、
（ｉｉ）第１領域と第２領域の上のホスト誘電体層を覆うように第１キャップ層を形成する工程であって、第１誘電体キャップ層は、第２実効仕事関数を規定するように選択される工程と、
（ｉｉｉ）第１領域の上の下位層に対して、少なくとも第１誘電体キャップ層を選択的に除去し、これにより第１領域の上に下位層を露出させる工程と、
（ｉｖ）第１領域の上の下位層と、第２領域の上の第１誘電体キャップ層を覆うようにＨｆベース誘電体キャップ層を形成し、Ｈｆベース誘電体キャップ層は、第１領域の下位層の露出した表面に治癒効果（healing effect）を有するように選択される工程と、
（ｖ）第１領域と第２領域の上のＨｆベース誘電体キャップ層を覆うように制御電極を形成する工程と、を含む。
本発明の具体例の特徴は、下位層の上のＨｆベース誘電体キャップ層の治癒効果により、実現されたデバイスのリーク性能が改良されることである。
デュアル仕事関数デバイスの処理において、Ｈｆベース誘電体キャップ層は除去する必要が無いことも、本発明の具体例の特徴である。
本発明の具体例では、下位層はホスト誘電体層である。代わりの具体例では、下位層は基板である。双方の具体例は、本発明の具体例にかかる製造方法の集積経路を規定する。
本発明の具体例では、第１領域と第２領域は異なり、例えば反対のドーパントタイプである。本発明の具体例では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域であっても良い。この場合、第１誘電体キャップ層は、例えばＡｌベース誘電体でも良い。本発明の代わりの具体例では、第１領域はＰＭＯＳ領域で、第２領域はＮＭＯＳ領域であっても良い。この場合、第１誘電体キャップ層は、例えばランタニドベース誘電体やＳｃベース誘電体でも良い。
本発明の具体例では、Ｈｆベース誘電体キャップ層を形成する工程は、例えばＡＬＤのようなＨｆベース誘電体キャップ層を堆積させる工程を含む。ＡＬＤにより第１誘電体キャップ層を堆積させる工程は、１から１０サイクルのＡＬＤ中の堆積を含む。
本発明の具体例では、Ｈｆベース誘電体キャップ層は、ＨｆＬａＯを含んでも良い。特別な具体例では、Ｈｆベース誘電体キャップ層は、ＨｆＬａＯを含んでも良い。
本発明の具体例では、ホスト誘電体層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２およびその混合物からなるグループから選択されても良い。
本発明の具体例では、制御電極を形成する工程は、第１領域に第１制御電極を形成する工程と、第２領域に第２制御電極を形成する工程とを含んでも良い。第１電極と第２電極は、同じ電極材料の層から形成されても良い。これにより、第１電極と第２電極は同じ膜厚と材料組成を有する。本発明の具体例では、制御電極を形成する工程は、金属制御電極を形成する工程を含んでも良い。
他の形態では、本発明は、基板の第１領域上に、第１実効仕事関数を有する第１トランジスタを、基板の第２領域上に、第２実効仕事関数を有する第２トランジスタを含むデュアル仕事関数半導体デバイスを提供する。第１トランジスタは、下位層、制御電極、および下位層と制御電極との間に挟まれたＨｆベース誘電体キャップ層を含む。
第２トランジスタは、基板を覆いこれに接続されたホスト誘電体層、制御電極、ホスト誘電体層を覆う第１誘電体キャップ層、および第１誘電体キャップ層と制御電極との間に挟まれたＨｆベース誘電体キャップ層とを含み、第１誘電体キャップ層は、第２実効仕事関数を決定するように選択される。第１トランジスタの制御電極は、第２トランジスタの制御電極と、実質的に同じ組成と膜厚を有し、第１トランジスタのＨｆベース誘電体キャップ層は、第２トランジスタのＨｆベース誘電体キャップ層と同じ組成と膜厚を有する。
本発明の具体例では、下位層は、ホスト誘電体層でも良い。ホスト誘電体材料とも呼ばれる同じ誘電体材料が、半導体デバイスの異なった半導体構造に使用されることが、本発明のそのような具体例の特徴である。１つのホスト誘電体材料が異なった半導体構造に使用されるため、プロセスが良く知られた従来のＣＭＯＳプロセスに近づき、制御電極誘電体材料の完全な特性のより良い制御ができる。
代わりの具体例では、下位層は基板である。
本発明の具体例では、制御電極は金属含有材料から形成されても良い。金属含有材料は、金属、金属合金、金属シリサイド、導電性金属窒化物または導電性金属酸化物のいずれを含んでも良い。電極材料は、Ｔａ、Ｈｆ、Ｍｏ、Ｗ、またはＲｕを含んでも良い。代わりの具体例では、電極材料は多結晶シリコンでも良い。また他の具体例では、第１および／または第２電極は、シリサイド電極であっても良い。シリサイド化された第１および／または第２電極は、好適には完全にシリサイド化される。
本発明の具体例では、第１領域と第２領域は異なり、例えば反対のドーパントタイプである。特定の具体例では、第１領域はＮＭＯＳ領域であり、第２領域はＰＭＯＳ領域であっても良い。この場合、第１誘電体キャップ層は、例えばＡｌベース誘電体でも良い。代わりの具体例では、第１領域はＰＭＯＳ領域で、第２領域はＮＭＯＳ領域であっても良い。この場合、第１誘電体キャップ層は、例えばランタニドベース誘電体やＳｃベース誘電体でも良い。
本発明の具体例では、Ｈｆベース誘電体層の膜厚は、１から１０サイクルのＡＬＤまたは１ｎｍより薄い。Ｈｆベース誘電体層の組成やストイキオメトリに依存して、その膜厚は、数オングストロームから１ｎｍまで変わることができる。Ｈｆベース誘電体層が半導体基板を覆う（ホスト誘電体が除去された）他の具体例では、Ｈｆベース誘電体層は、１ｎｍと２ｎｍの間である。
本発明の具体例では、Ｈｆベース誘電体層は、ＨｆＬａＯであっても良い。特別な具体例では、それはＨｆＬａＯであっても良い。
本発明の具体例では、ホスト誘電体層は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２およびその混合物からなるグループから選択されても良い。
特別で好適な本発明の形態は、添付された独立請求項および従属請求項により示される。従属請求項の特徴は、単に請求項に表されている通りではなく、適当に、独立請求項の特徴と組み合わされ、および他の従属請求項の特徴と組み合わされても良い。
上述のおよび他の本発明の特徴、長所、および優位点は、本発明の原理を例示の方法で示した添付の図面と組みあわせて、以下の詳細な記載から明らかになるであろう。この記載は、単に例示のために示され、本発明の範囲を限定するものではない。以下で引用される参照符号は、添付の図面に関するものである。
全ての図面は、本発明の幾つかの形態や具体例を表すことを意図する。記載された図面は、概略であり限定的なものではない。
本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための集積経路を模式的に示す。 本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための集積経路を模式的に示す。 本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための集積経路を模式的に示す。 本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための他の集積経路を模式的に示す。 本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための他の集積経路を模式的に示す。 本発明の具体例にかかる、第１領域および第２領域を含む半導体デバイスのゲートスタックを形成するための他の集積経路を模式的に示す。
異なる図面において、同一の参照符号は、同一または類似の要素を示す。
本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
更に、記載や請求の範囲中の、第１、第２、第３等の用語は、類似の要素の間で区別するために使用され、順序や他の方法で、時間的、空間的な順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
明細書や請求の範囲で使用された、膜厚等を表す全ての数字は、全ての場合に「約」の用語により変形できるものと理解される。このように、特に記載されない限り、明細書や添付の請求の範囲中の数値パラメータ等は、本発明により得ることが求められた所望の特性に依存して変化する近似値である。最後に、それぞれの数値パラメータは、有効数字や四捨五入を考慮して解釈されるべきである。
この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
本発明の多くの具体例が、閾値電圧、実効仕事関数（ｅＷＦ）のような半導体デバイスのパラメータ、または仕事関数、フェルミレベル等のような用いられる材料の物理的な特徴について言及している。この文献を通して使用される定義を以下に要約する。
以下において、所定の具体例は、２つの主電極と制御電極を有する電界効果トランジスタのようなデバイス構造について述べられるが、発明の形態はこれらに限定されるものではない。以下において、所定の具体例はシリコン基板を参照しながら述べるが、所定の発明の形態は、他の半導体基板にも同様に適用できることを理解すべきである。具体例において、基板は、シリコン、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。
基板は、基板部分に加えて、例えばＳｉＯ２やＳｉ３Ｎ４層のような絶縁層を含んでも良い。このように、基板の用語は、シリコン・オン・ガラス基板、シリコン・オン・サファイア基板を含んでも良い。基板の用語は、このように、興味のある層や領域の下にある層の要素を全体的に定義するために使用される。また、基板は例えばガラスや金属層のような、その上に層が形成される他のベースであっても良い。このように、基板は、ブランケットウエハのような基板でも良く、または下層の上に成長されたエピタキシャル層のような他のベース材料に適用された層でも良い。
幾つかの具体例は、ＣＭＯＳデバイスを提供するＣＭＯＳプロセス中に組み込むのに適している。そのようなプロセスにおいて、活性領域は、半導体層のドーピングにより形成することができる。活性領域は、Ａｓ、Ｂ、Ｐｈ、Ｓｂのようなドーパントの注入により活性になる領域として定義される。ＭＯＳデバイスでは、この活性領域は、ソースおよび／またはドレイン領域と呼ばれる。しかしながら、発明の形態はこれには限定されない。
ＭＯＳＦＥＴデバイスは、チャネルの第１端部および第２端部の、例えばソースおよびドレイン電極のような第１電極および第２電極と、チャネルの導電性を制御するための例えばゲート電極のような制御電極とを含む。ＭＯＳＦＥＴデバイスを使用する場合、チャネルの導電性を与えるために、閾値電圧（Ｖｔ）がゲートに与えられる必要がある。相補型ＭＯＳプロセスは、ｎチャネルおよびｐチャネル（ＮＭＯＳおよびＰＭＯＳ）トランジスタの双方を形成する。閾値電圧は、いわゆる実効仕事関数の差に影響される。
閾値電圧（Ｖｔ）値を確立するために、チャネルプロセスとゲートプロセスを通して、それぞれのＰＭＯＳおよびＮＭＯＳのゲート材料（ゲートスタック）の実効仕事関数の差と、それらに対応するチャネル領域が独立して形成される。換言すれば、（例えば、ホスト誘電体と異なったキャップ層からなる）ゲート誘電体と、（少なくとも１つの金属層からなる）ゲート電極の双方は、ゲートスタック（デバイス）の実効仕事関数を規定する。更に、ゲートプロセス自体（即ち、異なった工程および／または与えられる熱処理）が、ゲートスタック（デバイス）の実効仕事関数の影響を与えても良い。
ゲートスタック（デバイス）の実効仕事関数は、ゲート誘電体材料、ゲート電極材料の選択により変調でき、および行われるゲートプロセスにより変調できる。逆に、（しばしば金属ゲート電極または金属層とよばれる）ゲート電極の仕事関数は、材料の内在的の特性である。一般に、（例えば金属層のような）所定の材料の仕事関数は、エレクトロンボルト（ｅＶ）の単位で、電子が最初にフェルミ準位にあるとした場合に、材料中の電子を、材料原子の外に真空状態まで引き出すのに必要とされるエネルギーで測定される。
シリコン基板に対して、ＭＯＳＦＥＴ（又はＮＭＯＳ）デバイスの負チャネルのゲート電極は、約４．１ｅＶ（＋／−０．３ｅＶ）のｎ型仕事関数を有し、ＭＯＳＦＥＴ（又はＰＭＯＳ）デバイスの正チャネルのゲート電極は、約５．２ｅＶ（＋／−０．３ｅＶ）のｎ型仕事関数を有する。
特定の化学名と化学式が与えられた場合、材料は、化学名で特定された化学量論的に正確な式の、非化学量論的な変形を含んでも良い。式中で下付の数字の無い元素は、化学量論的に１の数字を表す。正確な化学量論的な数字のプラス／マイナス２０％の範囲内の変形は、本発明の目的に対して、化学名または化学式に含まれる。下付の数字が与えられた場合、それぞれの数字に対してプラス／マイナス２０％の範囲内の変形は、本発明の具体例を形成すると考えられる。そのような変形値は、足して自然数になる必要な無く、このずれは予期される。そのような変形は、意図した選択やプロセス条件の制御により、または意図しないプロセスの変形により起きる。
本発明は、本発明の多くの具体例の詳細な記載により記載される。本発明の他の具体例は、添付の請求の範囲により定義された本発明の技術的示唆から離れることなく、当業者の知識から形成できることは明らかである。
第１の形態では、本発明は、デュアル仕事関数半導体デバイスの製造方法を提供する。
第１形態の第１の具体例では、図１、２、および３に示されたように、この方法は、基板５を提供する工程と、少なくとも第１領域Ｉと、第１領域Ｉとは異なる第２領域ＩＩとを、基板５に規定する工程とを含む。基板は、上述のような基板のいずれのタイプであっても良い。第１領域Ｉは、基板５の少なくとも一部を意味する。第２領域ＩＩは、基板５の少なくとも他の一部を意味する。第１領域Ｉと第２領域ＩＩは、別個の領域である。第１領域Ｉと第２領域ＩＩとの間に重なりは無い。第１領域Ｉと第２領域ＩＩは、第１領域Ｉと第２領域ＩＩとの間の、例えばシャロートレンチアイソレーション（ＳＴＩ）ゾーンまたはＬＯＣＯＳゾーンのような分離（図示せず）を用いて分離される。代わりに、シリコン・オン・インシュレータ（ＳＯＩ）基板が用いられた場合、メサ分離が用いられても良い。
この方法は、第１領域Ｉの上に、例えばゲートスタックのような、第１実効仕事換数を有する第１制御電極スタックを形成する工程と、第２領域ＩＩの上に、例えばゲートスタックのような、第２実効仕事換数を有する第２制御電極スタックを形成する工程とを含み、それぞれの制御電極スタックは、制御電極誘電体１、３；１、２、３と、例えば金属制御電極のような制御電極４を含む。制御電極スタックを形成する工程、即ち、制御電極誘電体１、３；１、２、３と制御電極４とを形成する工程は、以下の工程の幾つかまたは全てを含む。
（ｉ）選択的に、第１工程において、基板５の表面は、ＲＣＡ洗浄のような標準的な洗浄技術を用いて前洗浄を行い、ウエハ基板または半導体基板の上の有機汚染物または自然酸化物を除去しても良い。
（ｉｉ）図１に示すように、基板５の第１領域Ｉと第２領域ＩＩの双方を覆うようにホスト誘電体層１を形成する工程。ホスト誘電体層１は、基板５全体またはその一部を覆う。ホスト誘電体材料は、半導体デバイス中で、誘電体材料が、例えばゲート誘電体のような制御電極誘電体を主目的として使用されること、即ち、例えば、半導体デバイスを形成する、ゲート電極のような制御電極と、半導体基板のチャネル領域との間の誘電体バリアとして使用されることを意味する。
本発明の具体例では、ホスト誘電体層１は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２およびその混合物からなるグループから選択されても良い。ホスト誘電体層１は、化学気相成長（ＣＶＤ）技術により堆積させても良い。最も一般に使用されるのは、金属有機物ＣＶＤ（ＭＯＣＶＤ）と原子層成長（ＡＬＤ）である。代わりに、ホスト誘電体層１は、当業者に知られた他の適当な堆積技術により堆積させても良い。
（ｉｉｉ）選択的に、ホスト誘電体層１の電気的特性を改良するために、ポストデポジションアニール（ＰＤＡ）を行っても良い。
（ｉｖ）次の工程では、図１に示すように、第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように、第１誘電体キャップ層２が形成される。ここで、第１誘電体キャップ層２は、ホスト誘電体層１と協同して、第２制御電極スタックの実効仕事関数を決定するように選択される。第１誘電体キャップ層２は、下層のホスト誘電体層１の上にありこれと接触する。「接触して（in contact with）」の用語は、第１誘電体キャップ層１が、基板５と第１誘電体キャップ層２との間に配置されたホスト誘電体層１と直接接触していることを意味する。
第１誘電体キャップ層２は、例えばＣＶＤ、ＡＬＤ、またはＰＶＤ技術等の堆積技術のような、適当な方法を用いて形成される。代わりに、第１誘電体キャップ層２は、当業者に知られた、他の適当な低温堆積技術を用いて堆積されても良い。本発明の具体例では、第１誘電体キャップ層２は、連続する工程を行うことで形成される制御電極スタックの仕事関数を変調できる誘電体材料を含んでも良い。
本発明の具体例では、誘電体材料は、例えばＡｌＯｘ（０＜ｘ＜２）のようなＡｌベースの誘電体でも良い。代わりの具体例では、誘電体材料はランタニドベースまたはＳｃベースの誘電体であっても良い。誘電体は、例えばＤｙＯｘ、ＬａＯｘ、またはＳｃＯｘ（０＜ｘ＜２）、およびこれらの混合物からなる組から選択された誘電体でも良い。
（ｖ）これらの後に、少なくとも第１誘電体キャップ層２はパターニングされて、第１誘電体キャップ層２は少なくとも第１領域Ｉの上で選択的に除去され、第１誘電体キャップ層は、ホスト誘電体層１に対して除去選択性を有し、これにより、図２に示すように、第１領域Ｉ上のホスト誘電体層１が露出する。パターニングにより、第１誘電体キャップ層２は、第２領域ＩＩ上のホスト誘電体層１の上に残ってこれと接続されるように行われる。第１誘電体キャップ層２をパターニングするために、例えばレジストのようなマスク材料（図示せず）が第１誘電体キャップ層２の上に形成されて、続いてリソグラフィ工程が行われても良い。
このリソグラフィ工程は、マスクを用いてレジストを露光する工程と、これに続いて露光された領域をパターニングして、例えば第１領域Ｉの上のゾーンのような露光されたゾーンが除去される。代わりに、使用されたリソグラフィの種類に応じて、第２領域ＩＩの上のゾーンが露光され、レジストの未露光の部分、即ち第１領域の上のレジストが除去されても良い。リソグラフィ工程後、例えば第１誘電体キャップ層２の材料に応じてドライまたはウエットエッチング技術を用いて、第１誘電体キャップ層２が除去される。
（ｖｉ）次の工程では、図３に示すように、Ｈｆベース誘電体キャップ層３が、第１領域Ｉの上のホスト誘電体層１および第２領域ＩＩの上の第１誘電体層キャップ層２を覆うように形成される。第１領域Ｉの上のホスト誘電体層１の露出した表面に治癒効果があるように、Ｈｆベースの誘電体キャップ３が選択される。治癒は、例えば選択エッチング工程による第１誘電体キャップ層２の除去工程でダメージを受けたホスト誘電体層１の露出した表面の修復である。
ダメージは表面欠陥と、エッチング化学とホスト誘電体層１との間の相互反応から生じるダングリングボンドを含み、界面トラップとして働き、デバイスの電気的特性に影響する。Ｈｆベース誘電体キャップ層３を与える工程は、先に形成された欠陥を飽和させる。Ｈｆベースの誘電体キャップ層３は、基板の膜厚と組成の良好な均一性を有して等角（conformal）である。等角は、ＡＬＤの内在的な性質であり良好な均一性が得られる。
更に、Ｈｆベース誘電体キャップ層３は、例えば混合がなく良好な接着性を有するような、制御電極との安定な界面を有する。Ｈｆキャップ層３の下層にある層がホスト誘電体層１の具体例では、Ｈｆベースの誘電体キャップ層３は、薄く（１〜１０サイクルＡＬＤ）、ＥＴＯに殆ど貢献しない。Ｈｆキャップ層３の下層にある層が基板５である代わりの具体例では、Ｈｆベース誘電体キャップ層３は基板５と良好な品質（例えば欠陥の無い）の界面を有し、基板５の上で均一な膜厚と組成を有するべきである。これらの具体例では、Ｈｆベースキャップ層３は、第１領域Ｉの上の、例えばゲート誘電体のような制御電極誘電体を形成する。
（Ｖｉｉ）次の工程で、図３に示すように、制御電極４が、第１領域Ｉおよび第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように形成される。第１制御電極は第１領域Ｉに形成され、第２制御電極は第２領域ＩＩに形成される。
本発明の具体例では、図３に示すように、第１電極は第２電極と同様であり、または、換言すれば第１および第２電極は同じ電極材料の層から形成される。第１および／または第２電極材料は、金属ゲートを形成するための金属含有材料を含んでも良い。金属含有材料は、金属、金属合金、金属シリサイド、導電性金属窒化物、導電性金属酸化物等と理解される。
例えば、金属含有材料は、Ｔａ、Ｈｒ、Ｍｏ、Ｗ、またはＲｕを含んでもよく、またはＴａＣｘＮｙのようなＴａベース材料を含んでも良い。電極は、代わりに、多結晶シリコンを含んでも良く、またはフリーシリサイド（ＦＵＳＩ）金属電極でも良い。ＦＵＳＩ技術では、薄い多結晶シリコン電極が従来のＣＭＯＳプロセスのように堆積される。次に、（例えばニッケルまたはハフニウムのような）金属が、堆積され、続いて、高速熱アニール（ＲＴＡ）が行われて電極が完全にシリサイド化される。
（ｖｉｉｉ）制御電極４の堆積後、更に、従来のＣＭＯＳプロセスのような処理工程が行われても良い。処理工程は、制御電極と誘電体スタックのパターニング工程、第１領域Ｉおよび第２領域ＩＩ中にソースおよびドレイン領域のような、第１および第２の主電極領域を形成する注入工程、制御電極の側面のスペーサ形成工程等を含んでも良い。
特徴的には、本発明の具体例にかかる方法は、第１誘電体キャップ層５の選択エッチング工程のような選択除去工程により先にダメージが与えられた（第１誘電体キャップ層の除去による表面欠陥、ダングリングボンド）ホスト誘電体１の露出した表面のＨｆベースの誘電体キャップ層３の、治癒（回復）効果により、デュアル仕事関数半導体デバイスのリーク特性を改良する。更なる特徴では、Ｈｆベース誘電体キャップ層３は、本質的に、第１および第２制御電極スタックの実効仕事関数に影響を与えない。
本発明の具体例にかかる方法の特徴は、Ｈｆ誘電体キャップ層３が、領域の一つの上の第１キャップ層２またはホスト誘電体層１から選択的に除去する必要が無いことである。これは、下位層のダメージを低減し、リーク電流のようなデバイスの低下を防ぐ。
本発明の具体例の他の特徴は、本発明の具体例にかかるデュアル仕事関数半導体デバイスを作製するために、犠牲層が不要であることである。これは、製造工程を簡略にする。
（高いｋ値を有し、実効仕事関数の変調に正しく貢献する）第１誘電体キャップ層２として適当であり、同時に、他の誘電体材料（ホスト誘電体１）や、例えば湿式化学溶液のような標準的な半導体層の除去プロセスで使用されるフォトレジストマスク材料に対して、十分な選択性を示す誘電体材料を見つけることは、困難である。
本発明の第１の形態の具体例の１つの型では、第１領域ＩはＮＭＯＳ領域であり、第２領域ＩＩはＰＭＯＳ領域である。更に同じ型の具体例では、第１誘電体キャップ層２は、Ａｌベース誘電体であっても良い。特別な具体例では、第１誘電体キャップ層２は、アルミニウム酸化物（ＡｌＯｘ、０＜ｘ＜２）からなる。
本発明の形態の他の型の具体例では、第１領域ＩはＰＭＯＳ領域であり、第２領域ＩＩはＮＭＯＳ領域である。この型の具体例の特別な例では、第１誘電体キャップ層２は、ランタニドベース誘電体またはＳｃベース誘電体であっても良い。特別な具体例では、第１誘電体キャップ層２は、ＤｙＯｘ、ＬａＯｘ、ＳｃＯｘ（０＜ｘ＜２）およびその混合物を含むまたはからなるグループから選択された誘電体である。
本発明の幾つかの具体例では、Ｈｆベースの誘電体キャップ層３は、ＨｆＬａＯからなる。
本発明の具体例ではＨｆベースの誘電体キャップ層３の膜厚が、約１から１０サイクルＡＬＤ（原子層成長）または１ｎｍより薄い。本発明の具体例にかかる方法は、非常に薄いキャップ層３を使用することにより、デュアル仕事関数デバイスが、小さいＥＯＴ（等価酸化膜厚）で製造することができるという追加の特徴を有する。
本発明の具体例では、ホスト誘電体層１は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２およびその混合物からなるグループから選択されても良い。制御電極誘電体１、２、３は、更に、半導体基板５と接触し、ホスト誘電体層１の下層にある界面層（図中には示さず）を含む。そのような界面層は、ホスト誘電体層１の形成前の、任意の前洗浄プロセスの結果として形成される。本発明の具体例では、この界面層は基板５の半導体材料の酸化物（例えばＳｉＯ２）からなる。本発明の具体例では、界面層は０．７ｎｍより薄い膜厚であり、好適には０．４ｎｍより薄い。
ホスト誘電体層１として、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２およびその混合物を選択し、第２誘電体キャップ層３としてＨｆベースの誘電体（特に例えばＨｆＬａＯ）を選択することは、使用された誘電体材料の変化の衝撃を最小にするという追加の特徴を有する。この材料の変化は、一般に、製造フロー中で高価な追加を必要とすることが知られている（道具の必要性、高価／有害な前駆体）。この方法では、選択された集積経路は、多くはＳｉＯＮ誘電体を基板に接触したホスト誘電体として使用する古典的な（存在する）集積経路に適合する。
本発明の異なる具体例では、制御電極４は、少なくとも１つの金属層からなる金属電極またはＦＵＳＩ（フリーシリサイド）電極である。
本発明の第１の形態の代わりの具体例では、図４、５、および６に示すように、デュアル仕事関数半導体デバイスの製造方法が記載されている。この方法は、第１領域Ｉと第２領域ＩＩを有する基板５を提供する工程と、第１領域Ｉの上に、例えばゲートスタックのような、第１実効仕事関数を有する制御電極スタックを形成する工程と、第２領域ＩＩの上に、第２実効仕事関数を有する制御電極スタックを形成する工程と、を含む。それぞれの制御電極スタックは、制御電極誘電体３；１、２、３、および例えば金属制御電極のような制御電極４を含む。
制御電極スタックを第１領域Ｉと第２領域ＩＩとの上に形成するプロセスであって、制御電極スタックは制御電極誘電体３；１、２、３と制御電極４を含む。かかるプロセスは、少なくとも、
（ｉ）図４に示すように、基板５の第１領域Ｉと第２領域ＩＩを覆うようにホスト誘電体層１を形成する工程と、
（ｉｉ）図４に示すように、第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように、第１誘電体キャップ層２を形成する工程であって、第１誘電体キャップ層２は、ホスト誘電体層１と協同して、第２制御電極スタックの実効仕事関数を決定するように選択される工程と、
（ｉｉｉ）図５に示すように、第１領域Ｉの上の、第１誘電体キャップ層２とホスト誘電体層１を、基板５に対して選択的に除去し、第１領域Ｉの上の基板５を露出させる工程と、
（ｉｖ）図６に示すように、第１領域Ｉの上の基板５および第２領域ＩＩの上の第１誘電体層キャップ層２を覆うようにＨｆベースの誘電体キャップ層３を形成し、Ｈｆベースの誘電体キャップ層３は第１領域Ｉの上の基板５の露出した表面に治癒効果があるように選択される工程と、
（Ｖ）図６に示すように、第１領域Ｉおよび第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように制御電極４を形成する工程と、を含む。
この具体例では、代わりの集積経路が開示され、ホスト誘電体層１と第１誘電体キャップ層２とが、第１領域Ｉの上の基板５に対して選択的に除去される。この代わりの集積経路は、選択エッチングのように、ホスト誘電体層１の上で第１誘電体キャップ層２の選択除去工程を止めるのを避けるという特徴を示す。ＳｉＯＮ層１の上で止まるＡｌＯ層２のエッチングに関する選択性は、この方法で避けられる。この具体例では、第１誘電体キャップ層２とホスト誘電体層１の双方が、第１領域Ｉの上で除去され、除去は基板５の上で止まる。
本発明の第１の形態の第１の具体例に関して記載されたような、他のプロセス工程、材料の詳細、層の特徴等は、ここでは繰り返さないが、この本発明の第１の形態の第２の具体例にも適用できる。
この代わりの集積経路に記載されたＨｆベースの誘電体層３は、１〜１０サイクルのＡＬＤより厚くても良い。本発明のこの具体例では、Ｈｆベースの誘電体層３の膜厚は、例えば約１〜２ｎｍの間の範囲内である。なぜならば、Ｈｆベース誘電体層３は、第１領域Ｉの上の（基板５と接触した）主誘電体層として働くからである。代わりに、Ｈｆベースの誘電体層３は、他のＨｆベースの材料、例えばＨｆＯ２やＨｆＳｉＯＮを含んでも良い。
第１誘電体キャップ層２は、この代わりの集積経路では、制御電極誘電体スタックのＥＯＴ値を本質的に変化しないで保つために、先の具体例より薄くても良い。
本発明の第２の形態では、第１基板領域Ｉの上の第１実効仕事関数を有する第１トランジスタと、第２基板領域ＩＩの上の第２実効仕事関数を有する第２トランジスタとを含むデュアル仕事関数半導体デバイスが提供される。
第２の形態の第１の具体例では、第１トランジスタは、基板５を覆いこれに接触したホスト誘電体層１と、例えば金属制御電極４のような制御電極４と、ホスト誘電体層１と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３を含む。第２トランジスタは、基板５を覆いこれに接触したホスト誘電体層１と、例えば金属制御電極４のような制御電極４と、ホスト誘電体層１を覆う第１誘電体キャップ層２と、第１誘電体キャップ層２と例えば金属制御電極のような制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３を含み、第１誘電体キャップ層２は第２実効仕事関数を規定するように選択される。本発明の具体例では、第１トランジスタのホスト誘電体層１は、第２トランジスタのホスト誘電体層１と、実質的に同じ組成と同じ膜厚を有する。
第１トランジスタの制御電極４は、第２トランジスタの制御電極４と、実質的に同じ組成で同じ膜厚を有する。第１トランジスタのＨｆベースの誘電体キャップ層３は、第２トランジスタのＨｆベースの誘電体キャップ層３と、実質的に同じ組成で同じ膜厚を有する。
疑いを避けるために、ここで使用される「ホスト誘電体層１と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３」の用語は、ホスト誘電体層１を覆いこれと接触し、そして制御電極４の下にあってこれと接触するＨｆベースの誘電体キャップ層３をいう。同様に、「第１誘電体キャップ層２と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３」の用語は、第１誘電体キャップ層２を覆いこれと接触し、そして制御電極４の下にあってこれと接触するＨｆベースの誘電体キャップ層３をいう。
本発明の第２の形態の具体例の１つの型では、第１領域ＩはＮＭＯＳ領域であり、第２領域ＩＩはＰＭＯＳ領域である。更に、同じ型の具体例では、第１誘電体キャップ層２は、Ａｌベースの誘電体でも良い。特別な具体例では、第１誘電体キャップ層２は、アルミニウム酸化物（ＡｌＯｘ、０＜ｘ＜２）からなる。
本発明の第２の形態の具体例の他の型では、第１領域ＩはＰＭＯＳ領域であり、第２領域ＩＩはＮＭＯＳ領域である。更に、同じ型の具体例では、第１誘電体キャップ層２は、ランタニドベースの誘電体またはＳｃベースの誘電体でも良い。特別な具体例では、第１誘電体キャップ層２は、ＤｙＯｘ、ＬａＯｘ、ＳｃＯｘ（０＜ｘ＜２）およびその混合物を含むまたはからなるグループから選択された誘電体である。
本発明の第２の形態の具体例では、下位層はホスト誘電体層１であり、Ｈｆベースの誘電体３は、約１〜１０サイクルのＡＬＤであり、Ｈｆベース誘電体の組成や化学量論に依存して、これは数オングストロームから１ｎｍまでの膜厚と等価である。
本発明の第２の形態の他の特別な具体例では、Ｈｆベースの誘電体キャップ層３は、ＨｆＬａＯからなる。
第２の形態の第２の具体例では、第１トランジスタは、例えば金属制御電極４のような金属電極４と、基板５と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３とを含む。第２トランジスタは、基板５を覆いこれと接触するホスト誘電体層１と、例えば金属制御電極４のような制御電極４と、ホスト誘電体層１を覆う第１誘電体キャップ層２と、第１誘電体キャップ層２と例えば金属制御電極４のような制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３とを含み、第１誘電体キャップ層２は、第２実効仕事関数を決定するように選択される。本発明の具体例では、第１トランジスタの制御電極４は、第２トランジスタの制御電極４と、実質的に同じ組成と同じ膜厚を有する。第１トランジスタのＨｆベースの誘電体キャップ層３は、第２トランジスタのＨｆベースの誘電体キャップ層３と、実質的に同じ組成と同じ膜厚を有する。
疑いを避けるために、ここで使用される「基板５と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３」の用語は、基板５を覆いこれと接触し、そして制御電極４の下にあってこれと接触するＨｆベースの誘電体キャップ層３をいう。同様に、「第１誘電体キャップ層２と制御電極４との間に挟まれたＨｆベースの誘電体キャップ層３」の用語は、第１誘電体キャップ層２を覆いこれと接触し、そして制御電極４の下にあってこれと接触するＨｆベースの誘電体キャップ層３をいう。
本発明の第２の形態の第２の具体例の１つの特別な例では、ホスト誘電体層は、第１領域から選択的に除去されて下位層は基板５であり、Ｈｆベースの誘電体層３の膜厚は、例えば約１〜２ｎｍの範囲内である。本発明の第２の形態の特別な具体例では、Ｈｆベースの誘電体３は、ＨｆＬａＯから形成されても良い。代わりに、Ｈｆベースの誘電体層３は、ＨｆＬａＯのようなＨｆベースｎ誘電体層、またはＨｆＯ２やＨｆＳｉＯＮのような他のＨｆベース材料、またはこれらの材料の１またはそれ以上の組み合わせを含んでも良い。
層の他の特徴は、本発明の第２の形態の第１の具体例に関して述べたように、ここでは繰り返さないが、本発明の第２の形態のこの第２の具体例に適用することができる。
先の具体例は、半導体デバイスの製造の異なった領域に適用することができる。それらの具体例はＭＯＳトランジスタ、より特別にはプレーナ型ＣＭＯＳデバイスとの関係で説明されたが、当業者にとって、それらの具体例の利益が、マルチゲートＦＥＴトランジスタ（ＭＵＧＦＥＴ）のような他のトランジスタアーキテクチュアやメモリセルキャパシタや他のメモリ回路のような他の構造に適用できることは明らかである。特に、当業者は、同様の電気特性及び物理特性が得られる他の状況を想像できるであろう。
先の記載は、本発明の所定の具体例の詳細である。しかしながら、いかに詳細にテキスト中に記載しても、本発明は多くの方法で実行可能なことが認識される。本発明の所定の特徴または形態を記載するための特定の用語の使用は、その用語が関連する発明の特徴または形態の特定の特徴を含むものに限定するようにその用語を再定義するものではないことを留意すべきである。
上述の記載は、多くの具体例に適用された本発明の新規な特徴を示し、記載し、そして指摘したが、一方、記載されたデバイスまたはプロセスの形態や詳細の多くの省略、代替、および変化が、添付の請求の範囲で定義される本発明の範囲から離れることなく、当業者が行えることを理解すべきである。

Claims (16)

  1. デュアル仕事関数半導体デバイスの製造方法であって、
    第１領域（Ｉ）と第２領域（ＩＩ）とを有する基板（５）を提供する工程と、
    第１領域（Ｉ）の上に、第１実効仕事関数を有する第１制御電極スタックを形成し、第２領域（ＩＩ）の上に、第２実効仕事関数を有する第２制御電極スタックを形成し、それぞれの制御電極スタックは制御電極誘電体（１、３；１、２、３；３）と制御電極（４）とを含む工程とを含み、制御電極スタックを形成するプロセスは、
    （ｉ）基板（５）の第１領域（Ｉ）と第２領域（ＩＩ）を覆うようにホスト誘電体層（１）を形成する工程と、
    （ｉｉ）第１領域（Ｉ）と第２領域（ＩＩ）の上のホスト誘電体層（１）を覆うように第１誘電体キャップ層（２）を形成する工程であって、第１誘電体キャップ層（２）は第２実効仕事関数を規定する工程と、
    （ｉｉｉ）第１領域（Ｉ）の上の下位層（１；５）に対して選択的に、少なくとも第１誘電体キャップ層（２）を除去して、第１領域（Ｉ）の上の下位層（１、５）を露出させる工程と、
    （ｉｖ）第１領域（Ｉ）の下位層（１；５）と、第２領域（ＩＩ）の第１誘電体キャップ層（２）とを覆うようにＨｆベースの誘電体キャップ層（３）を形成し、Ｈｆベースの誘電体キャップ層（３）は、第１領域（Ｉ）の上の下位層（１；５）の露出した表面に治癒効果を有する工程と、
    （ｖ）第１領域（Ｉ）と第２領域（ＩＩ）の上のＨｆベースの誘電体キャップ層（３）を覆うように制御電極４を形成する工程と、を含むデュアル仕事関数半導体デバイスの製造方法。
  2. 下位層は、ホスト誘電体層（１）である請求項１に記載の方法。
  3. 下位層は、基板（５）である請求項１に記載の方法。
  4. Ｈｆベースの誘電体キャップ層（３）を形成する工程は、Ｈｆベースの誘電体キャップ層（３）をＡＬＤにより堆積させる工程を含む請求項１〜３のいずれかに記載の方法。
  5. デュアル仕事関数半導体デバイスであって、基板（５）の第１領域（Ｉ）の上の、第１実効仕事関数を有する第１トランジスタと、基板（５）の第２領域（ＩＩ）の上の、第２実効仕事関数を有する第２トランジスタとを含み、
    第１トランジスタは、下位層（１；５）、制御電極（４）、および下位層（１；５）と制御電極との間に挟まれたＨｆベースの誘電体キャップ層（３）を含み、
    第２トランジスタは、基板（５）を覆いこれと接触するホスト誘電体層（１）、制御電極（４）、ホスト誘電体層（１）を覆う第１誘電体キャップ層（２）、および第１誘電体キャップ層（２）と制御電極（４）との間に挟まれたＨｆベースの誘電体キャップ層（３）を含み、
    第１誘電体キャップ層（２）は第２実効仕事関数を決定するように選択され、
    第１トランジスタの制御電極（４）は、第２トランジスタの制御電極（４）と同じ組成と同じ膜厚を有し、
    第１トランジスタのＨｆベースの誘電体キャップ層（３）は、第２トランジスタのＨｆベースの誘電体キャップ層（３）と同じ組成と同じ膜厚を有するデュアル仕事関数半導体デバイス。
  6. 下位層は、ホスト誘電体層（１）である請求項５に記載のデュアル仕事関数半導体デバイス。
  7. 下位層は、基板（５）である請求項５に記載のデュアル仕事関数半導体デバイス。
  8. 制御電極（４）は、金属制御電極である請求項５〜７のいずれかに記載のデュアル仕事関数半導体デバイス。
  9. 第１領域（Ｉ）はＮＭＯＳ領域であり、第２領域（ＩＩ）はＰＭＯＳ領域である請求項５〜８のいずれかに記載のデュアル仕事関数半導体デバイス。
  10. 第１誘電体キャップ層（２）は、Ａｌベースの誘電体である請求項９に記載のデュアル仕事関数半導体デバイス。
  11. 第１領域（Ｉ）はＰＭＯＳ領域であり、第２領域（ＩＩ）はＮＭＯＳ領域である請求項５〜８のいずれかに記載のデュアル仕事関数半導体デバイス。
  12. 第１誘電体キャップ層（２）は、ランタニドベースの誘電体、またはＳｃベースの誘電体である請求項１１に記載のデュアル仕事関数半導体デバイス。
  13. Ｈｆベースの誘電体層（３）の膜厚は、１ｎｍより薄い請求項６に記載のデュアル仕事関数半導体デバイス。
  14. Ｈｆベースの誘電体層（３）の膜厚は、１ｎｍと２ｎｍの間である請求項７に記載のデュアル仕事関数半導体デバイス。
  15. Ｈｆベースの誘電体層（３）は、ＨｆＬａＯを含む請求項５〜１４のいずれかに記載のデュアル仕事関数半導体デバイス。
  16. ホスト誘電体層（１）は、ＳｉＯ２、ＳｉＯＮ、ＨｆＯ２、ＺｒＯ２、およびそれらの混合物からなるグループから選択される請求項５〜１５のいずれかに記載のデュアル仕事関数半導体デバイス。
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