TWI488240B - 半導體元件的製造方法 - Google Patents

Description

半導體元件的製造

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種金屬氧化物半導體(metal oxide semiconductor,MOS)元件的製造方法。

隨著半導體元件之尺寸的日益縮小，閘極結構的尺寸也隨之縮小。因此，閘介電層的厚度也必須減小以避免元件效能受到影響。一般來說，閘介電層的材料通常是氧化矽，但以氧化矽為材料的閘介電層在厚度減小時往往會有漏電流(leakage current)的現象。為了減少漏電流的發生，習知的作法是以高介電常數(high dielectric constant,high-k)材料取代氧化矽來作為閘介電層。在使用高介電常數材料作為閘介電層的情況下，以多晶矽為材料的閘極會與高介電常數材料反應產生費米能階釘紮(Fermi-level pinning)，因而造成啟始電壓(threshold voltage)增大而影響元件效能。習知技術中的一種作法是以金屬層來作為閘極，亦即熟知的功函數金屬(work function metal)層，以避免啟始電壓增大並降低元件的阻值。

一般而言，在製作互補式金屬氧化物半導體元件(CMOS)的金屬閘極時，通常是採用雙重金屬閘極製程。藉由採用具有不同功函數的金屬材料來製作N型通道金屬氧化物半導體元件(NMOS)與P型通道金屬氧化物半導體元件(PMOS)，使NMOS電晶體與PMOS電晶體分別具有不同的啟始電壓及電特性。

以一般金屬閘極結構來說，目前的一種作法是利用多晶矽材料作為硬罩幕層來分別圖案化NMOS區與PMOS區所需具有不同功函數的金屬材料。詳言之，當使用氧化鑭(LaO)作為決定功函數的金屬材料時，會先在氧化鑭膜層上形成多晶矽硬罩幕層，並使用多晶矽硬罩幕層作為罩幕來移除暴露出的氧化鑭膜層。

然而，在形成多晶矽硬罩幕層時，沉積多晶矽材料往往需要在高溫製程中進行，因而容易造成製程熱預算過高。再著，在經過多次形成多晶矽硬罩幕層的高溫製程後，氧化鑭材料會擴散到高介電常數層中，導致漏電流等問題，而嚴重影響元件電性。此外，氧化鑭也容易因製程溫度太高而擴散到多晶矽硬罩幕層中並與多晶矽材料發生反應，因此不僅會在圖案化氧化鑭膜層的過程造成氧化鑭蝕刻不完全，還會在後續移除多晶矽硬罩幕層的過程造成多晶矽材料不易移除等問題，進而對元件可靠度與效能造成影響。

有鑑於此，本發明提供一種半導體元件的製造方法，其利用氧化鑭(LaO)作為硬罩幕層的材料。

本發明提出一種半導體元件的製造方法。首先，於基底上依序形成高介電常數層與功函數金屬層。於功函數金屬層上形成硬罩幕層，且硬罩幕層的材料為氧化鑭。以硬罩幕層為罩幕，圖案化功函數金屬層。接著，移除此硬罩幕層。之後，於基底上形成閘極結構。

在本發明之一實施例中，上述形成功函數金屬層的方法例如是先於高介電常數層上形成覆蓋層，接著再於覆蓋層上形成金屬層。覆蓋層的材料例如是選自於Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 、Ti₂ O₃ 、La₂ O3、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 以及鑭系元素之氧化物所組成之群組。金屬層的材料例如是選自於TiN、TaN、TaC、TaCNO、TaCN以及TiAl_x 所組成之群組。

在本發明之一實施例中，在形成高介電常數層之前，更包括於基底上形成絕緣層。

本發明另提出一種半導體元件的製造方法。首先，提供基底，其具有分開配置的第一區與第二區。於基底上依序形成閘介電層與第一功函數金屬層。於第一區的第一功函數金屬層上形成第一硬罩幕層，且第一硬罩幕層的材料為氧化鑭。接著，以第一硬罩幕層為罩幕，移除位於第二區的第一功函數金屬層。之後，於基底上形成第二功函數金屬層，並於第二區的第二功函數金屬層上形成第二硬罩幕層，且第二硬罩幕層的材料為氧化鑭。以第二硬罩幕層為罩幕，移除位於第一區的第二功函數金屬層。隨之，移除第二硬罩幕層。

在本發明之一實施例中，在形成第二功函數金屬層之前，更包括移除第一硬罩幕層。

在本發明之一實施例中，上述之第二功函數金屬層覆蓋第一硬罩幕層。在移除第二硬罩幕層的同時，例如是一併移除第一硬罩幕層。

在本發明之一實施例中，上述形成第一功函數金屬層的方法例如是先於第一區與第二區的閘介電層上形成第一覆蓋層，接著再於第一覆蓋層上形成第一金屬層。

在本發明之一實施例中，上述形成第二功函數金屬層的方法例如是先於第一區的第一功函數金屬層上與第二區的閘介電層上形成第二覆蓋層，接著再於第二覆蓋層上形成第二金屬層。

在本發明之一實施例中，當第一區為P型金屬氧化物半導體區且第二區為N型金屬氧化物半導體區時，第一覆蓋層的材料為氧化鋁，第二覆蓋層的材料為氧化鑭。在移除第二硬罩幕層的同時，例如是一併移除位於第一區的第二覆蓋層。

在本發明之一實施例中，當第一區為N型金屬氧化物半導體區且第二區為P型金屬氧化物半導體區時，第一覆蓋層的材料為氧化鑭，第二覆蓋層的材料為氧化鋁。

在本發明之一實施例中，上述形成閘介電層的方法例如是先於基底上形成絕緣層，接著再於絕緣層上形成高介電常數層。

在本發明之一實施例中，半導體元件的製造方法更包括下列步驟。於第一功函數金屬層與第二功函數金屬層上形成導體層之後，圖案化導體層、第一功函數金屬層、第二功函數金屬層及閘介電層，以於第一區形成第一閘極結構，並於第二區形成第二閘極結構。於第一閘極結構之兩側的基底中形成第一源極/汲極區，以及於第二閘極結構之兩側的基底中形成第二源極/汲極區。在形成第一閘極結構與第二閘極結構之後以及形成第一源極/汲極區與第二源極/汲極區之前，更包括分別於第一閘極結構與第二閘極結構之側壁上形成間隙壁。在形成第一源極/汲極區與第二源極/汲極區之後，更包括於基底上形成應力層，以覆蓋第一閘極結構與第二閘極結構。

基於上述，本發明利用氧化鑭作為硬罩幕層的材料，可有助於降低製程中的熱預算，並能夠防止功函數金屬層的金屬材料在經過多次高溫製程後擴散到高介電常數層中而造成漏電流等嚴重影響電性的問題。再者，當本發明的硬罩幕層材料為氧化鑭時，在圖案化功函數金屬層時可以完全移除暴露出的功函數金屬層，且後續移除硬罩幕層的過程中也不會造成硬罩幕材料的殘留。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F是依照本發明之一實施例所繪示之半導體元件的製造流程剖面示意圖。須注意的是，以下所述之半導體元件的製造方法是以CMOS元件製程為例來進行說明，其主要是為了使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。至於其他構件如金屬閘極結構、摻雜區、間隙壁、應力層等的材料、形成方式及順序，均可依所屬技術領域中具有通常知識者所知的技術製作，而不限於下述實施例所述。

請參照圖1A，提供基底100。基底100例如是半導體基底，如N型或P型之矽基底、三五族半導體基底等。基底100具有第一區101a與第二區101b，其中第一區101a與第二區101b之間是以隔離結構102相分隔。在一實施例中，第一區101a為P型金屬氧化物半導體(PMOS)區，且第二區101b為N型金屬氧化物半導體(NMOS)區。隔離結構102例如是淺溝渠隔離結構。

接著，於基底100上形成高介電常數(high-k)層106。高介電常數層106的材料例如是介電常數大於4的介電材料，其可以為TiN、TiO₂ 、HfO₂ 、ZrO₂ 、Al₂ O₃ 、AlN、La₂ O₃ 、Y₂ O₃ 、Gd₂ O₃ 、Ta₂ O₅ 或上述材料的組合。高介電常數層106的形成方法例如是進行化學氣相沉積(CVD)製程。在一實施例中，在形成高介電常數層106之前，也可以選擇性地在基底100表面上形成絕緣層104，以增加高介電常數層106與基底100之間的附著力。絕緣層104的材料例如是氧化矽，且其形成方法例如是熱氧化法。高介電常數層106與絕緣層104例如是共同作為後續預形成之閘極結構的閘介電層材料。

之後，於高介電常數層106上依序形成覆蓋層108及金屬層110。覆蓋層108的材料為金屬氧化物，其例如是Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 、Ti₂ O₃ 或上述材料的組合。覆蓋層108的形成方法例如是化學氣相沉積法或原子層沈積(atomic layer deposition,ALD)法。金屬層110的材料例如是TiN、TaN、TaC、TaCNO、TaCN、TiAl_x 或上述材料的組合，且其形成方法例如是化學氣相沉積法或物理氣相沉積法。

隨之，於第一區101a的金屬層110上形成硬罩幕層112，且硬罩幕層112的材料為La₂ O₃ 。硬罩幕層112的形成方法例如是先在第一區101a與第二區101b的金屬層110上形成硬罩幕材料層(未繪示)，並於第一區101a的硬罩幕材料層上形成圖案化光阻層(未繪示)，接著以圖案化光阻層為罩幕，移除第二區101b的硬罩幕材料層，隨之再移除圖案化光阻層。

請參照圖1B，以硬罩幕層112為罩幕，移除第二區101b的金屬層110及覆蓋層108，而暴露出第二區101b的高介電常數層106，並於第一區101a的高介電常數層106上形成功函數金屬層114。功函數金屬層114包括覆蓋層108a及金屬層110a。移除未被硬罩幕層112覆蓋之金屬層110及覆蓋層108的方法可以採用濕式蝕刻法，其例如是以氨水和過氧化氫所組成的混合溶液(ammonia hydrogen peroxide mixture,APM)作為蝕刻劑。接著，可選擇性地移除第一區101a的硬罩幕層112，而暴露出第一區101a的金屬層110a。移除硬罩幕層112的方法例如是以稀釋氫氯酸(DHCl)作為蝕刻液所進行的濕式蝕刻製程。

請參照圖1C，於基底100上依序形成覆蓋層116及金屬層118。覆蓋層116會覆蓋第一區101a的金屬層110a，並覆蓋第二區101b的高介電常數層106。在另一實施例中，在形成功函數金屬層114之後以及在形成覆蓋層116之前，也可以不移除硬罩幕層112，因而覆蓋層116會覆蓋第一區101a的硬罩幕層112以及第二區101b的高介電常數層106。覆蓋層116例如為金屬氧化層，其材料包括La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素之氧化物或上述材料的組合。覆蓋層116的形成方法例如是化學氣相沉積法或原子層沈積法。金屬層118的材料例如是TiN、TaN、TaC、TaCNO、TaCN、TiAl_x 或上述材料的組合，且其形成方法例如是化學氣相沉積法或物理氣相沉積法。

之後，於第二區101b的金屬層118上形成硬罩幕層120，且硬罩幕層120的材料為La₂ O₃ 。硬罩幕層120的形成方法例如是先在第一區101a與第二區101b的金屬層118上形成硬罩幕材料層(未繪示)，並於第二區101b的硬罩幕材料層上形成圖案化光阻層(未繪示)，接著以圖案化光阻層為罩幕，移除第一區101a的硬罩幕材料層，隨之再移除圖案化光阻層。

請參照圖1D，以硬罩幕層120為罩幕，移除第一區101a的金屬層118，而暴露出第一區101a的覆蓋層116。移除未被硬罩幕層120覆蓋之金屬層118的方法可以採用濕式蝕刻法，其例如是以氨水和過氧化氫所組成的混合溶液(APM)作為蝕刻劑。接著，移除硬罩幕層120，而暴露出第二區101b的金屬層118a。特別說明的是，當覆蓋層116與硬罩幕層120的材料具有相同蝕刻選擇比時，亦即覆蓋層116與硬罩幕層120的材料例如皆為La₂ O₃ 時，在移除第二區101b的硬罩幕層120的同時，也會移除第一區101a的覆蓋層116，而暴露出第一區101a的金屬層110a。因此，在同時移除第一區101a的覆蓋層116與第二區101b的硬罩幕層120之後，會於第二區101b的高介電常數層106上形成功函數金屬層122，其中功函數金屬層122包括覆蓋層116a及金屬層118a。在此實施例中，金屬層110a與金屬層118a為中間斷開，因而彼此並不重疊。移除第一區101a的覆蓋層116與第二區101b的硬罩幕層120的方法例如是以稀釋氫氯酸(DHCl)作為蝕刻液所進行的濕式蝕刻製程。

此外，在另一實施例中，當覆蓋層116與硬罩幕層120的材料具有不同蝕刻選擇比時，在形成硬罩幕層120之後，也可以利用硬罩幕層120作為罩幕來圖案化第一區101a的金屬層118與覆蓋層116，而暴露出第一區101a的金屬層110a。之後，再移除硬罩幕層120，而於第二區101b形成包括覆蓋層116a及金屬層118a的功函數金屬層122。

特別說明的是，在上述實施例中，圖1A至圖1D所示之步驟是利用La₂ O₃ 作為硬罩幕層的材料，並先以硬罩幕層112作為罩幕圖案化金屬層110及覆蓋層108，以於第一區101a(PMOS區)的高介電常數層106上形成功函數金屬層114，再以硬罩幕層120作為罩幕圖案化金屬層118與覆蓋層116，以於第二區101b(NMOS區)的高介電常數層106上形成功函數金屬層122。一般而言，PMOS電晶體所需功函數值約介於4.9eV至5.1eV之間，NMOS電晶體所需功函數值約介於4.0eV至4.2eV之間。在第一區101a中，後續預形成之閘極結構的功函數是由包含金屬層110a及其下的覆蓋層108a之功函數金屬層114所決定。在第二區101b中，後續預形成之閘極結構的功函數是由包含金屬層118a及其下的覆蓋層116a之功函數金屬層122所決定。因此，可以分別藉由調整金屬層110、118及覆蓋層108、116的材料及厚度，來達到PMOS電晶體及NMOS電晶體分別所需的功函數值。

之後，請參照圖1E，於金屬層110a、118a上形成導體層與圖案化罩幕層124。導體層的材料例如是多晶矽，且其形成方法例如是化學氣相沉積法。圖案化罩幕層124的材料例如是氧化矽、氮化矽或氮氧化矽或其他與下層膜層具有不同蝕刻選擇比的材料，且其形成方法例如是化學氣相沉積法。接著，圖案化導體層、金屬層110a、金屬層118a、覆蓋層108a、覆蓋層116a、高介電常數層106及絕緣層104，以於第一區101a形成閘極結構128，以及於第二區101b形成閘極結構130。此圖案化的方法例如是以圖案化罩幕層124為罩幕進行蝕刻製程，來定義閘極結構128、130。閘極結構128包括導體層126、金屬層110b、覆蓋層108b、高介電常數層106a及絕緣層104a。閘極結構130包括導體層126、金屬層118b、覆蓋層116b、高介電常數層106a及絕緣層104a。

請參照圖1F，移除圖案化罩幕層124，並接續完成金屬閘極結構的製作。詳言之，以閘極結構128、130為罩幕，進行離子植入製程，以分別於閘極結構128、130兩側的基底100中形成輕摻雜區132、134，以作為源極汲極延伸區。當第一區101a為PMOS區時，輕摻雜區132為P型輕摻雜區；當第二區101b為NMOS區時，輕摻雜區134為N型輕摻雜區。之後，於閘極結構128、130之側壁上形成間隙壁136。間隙壁136的材料例如是氮化矽、氧化矽或氮氧化矽。間隙壁136的形成方式例如是先以化學氣相沈積製程在基底100上形成一層覆蓋閘極結構128、130的間隙壁材料層(未繪示)，再以非等向性蝕刻移除部份的間隙壁材料層。此外，雖然在圖1F中僅以單層結構來表示間隙壁136，但間隙壁136也可以是多層間隙壁結構。

接著，以閘極結構128、130與間隙壁136為罩幕，於閘極結構128、130兩側的基底100中形成源極/汲極區138、140。當第一區101a為PMOS區時，源極/汲極區138例如是P型重摻雜區或矽化鍺(SiGe)磊晶層；當第二區101b為NMOS區時，源極/汲極區140例如是N型重摻雜區。在一實施例中，形成源極/汲極區138、140的方法例如是進行離子植入製程，而於基底100中分別形成P型或N型重摻雜區。在另一實施例中，形成源極/汲極區138的方法例如是先移除閘極結構128兩側的部分基底100，以形成溝槽(未繪示)；隨之進行選擇性磊晶成長(selective epitaxy growth,SEG)製程以於溝槽中形成矽化鍺(SiGe)磊晶層。矽化鍺磊晶層除了可作為PMOS電晶體的源極/汲極區外，同時還可以增加PMOS電晶體之通道的壓縮應力，使電洞移動的速度變快，進而增加PMOS電晶體的操作速度及效能。之後，還可以選擇性地於基底100上形成應力層142，以全面性覆蓋第一區101a及第二區101b。應力層142的材料例如是氮化矽，且其形成方法例如是進行化學氣相沉積製程。在一實施例中，應力層142可以提供壓縮應力或拉伸應力至通道區，並可藉由改變形成應力層142的製程參數使其產生適用於NMOS電晶體之通道區的拉伸應力，或者產生適用於PMOS電晶體之通道區的壓縮應力。

特別說明的是，本發明之實施例藉由使用材料為La₂ O₃ 的硬罩幕層來圖案化PMOS電晶體與NMOS電晶體的金屬層及覆蓋層，以分別形成具有所需功函數金屬層的金屬閘極結構。如此，使用La₂ O₃ 作為硬罩幕層的材料可以減少製程中的熱預算，並進一步防止覆蓋層的金屬材料在經過多次高溫製程後擴散到高介電常數層中而嚴重影響電性。此外，使用La₂ O₃ 作為硬罩幕層的材料還可有助於避免習知用來作為硬罩幕層的多晶矽材料與其周圍的含金屬膜層發生反應所導致無法完全移除硬罩幕層等問題。

須注意的是，在上述實施例中是以第一區101a來表示PMOS區，而以第二區101b來表示NMOS區，並先形成PMOS區的功函數金屬層，再形成NMOS區的功函數金屬層，但本發明並不以此為限。熟習此技藝者應了解，本發明之另一實施例亦可以將第一區101a作為NMOS區，將第二區101b作為PMOS區，以先形成NMOS區的功函數金屬層，之後才形成PMOS區的功函數金屬層。以下，將繼續利用圖1A至圖1D所示之剖面圖詳細說明本發明之另一實施例。

在另一實施例中，如圖1A與圖1B所示之流程中，當第一區101a為NMOS區且第二區101b為PMOS區時，第一區101a的覆蓋層108及金屬層110經圖案化之後會形成NMOS電晶體的功函數金屬層114。由於NMOS電晶體的功函數是由功函數金屬層114所決定，且其功函數值約為4.0eV至4.2eV，因此覆蓋層108及金屬層110例如是能達到NMOS電晶體所需功函數的材料。覆蓋層108的材料為金屬氧化物，其例如是La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 、鑭系元素之氧化物或上述材料的組合。金屬層110的材料例如是TiN、TaN、TaC、TaCNO、TaCN、TiAl_x 或上述材料的組合。

接著，如圖1C與圖1D所示之流程中，當第一區101a為NMOS區且第二區101b為PMOS區時，第二區101b的覆蓋層116及金屬層118經圖案化之後會形成PMOS電晶體的功函數金屬層122。由於PMOS電晶體的功函數是由功函數金屬層122所決定，且其功函數值約為4.9eV至5.1eV，因此覆蓋層116及金屬層118例如是能達到PMOS電晶體所需功函數的材料。覆蓋層116的材料為金屬氧化物，其例如是Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 、Ti₂ O₃ 或上述材料的組合。金屬層118的材料例如是TiN、TaN、TaC、TaCNO、TaCN、TiAl_x 或上述材料的組合。

之後，於第一區101a形成閘極結構128，並於第二區101b形成閘極結構130，熟知本領域之技術人員當可依據前述實施例而知其應用及變化，故於此不再贅述。值得一提的是，當第一區101a為NMOS區時，輕摻雜區132為N型輕摻雜區，且源極/汲極區138例如是N型重摻雜區；當第二區101b為PMOS區時，輕摻雜區134為P型輕摻雜區，且源極/汲極區140例如是P型重摻雜區或矽化鍺(SiGe)磊晶層。

綜上所述，本發明之半導體元件的製造方法至少具有下列優點：

1.　上述實施例之半導體元件的製造方法可有助於降低製程中的熱預算。

2.　上述實施例之半導體元件的製造方法能夠有效避免金屬材料擴散到高介電常數層中而導致漏電流等其他嚴重影響電性的問題。

3.　上述實施例之半導體元件的製造方法在圖案化功函數金屬層的過程中不會造成金屬殘留，且易於完全移除硬罩幕層。

4.　上述實施例之半導體元件的製造方法可以應用在所有具有金屬閘極結構的元件製程中，特別是形成CMOS的元件製程中，並能夠與現有的半導體製程相整合，製程簡單且可有效改善元件效能及可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．基底

101a．．．第一區

101b．．．第二區

102．．．隔離結構

104、104a．．．絕緣層

106、106a．．．高介電常數層

108、108a、108b、116、116a、116b．．．覆蓋層

110、110a、110b、118、118a、118b．．．金屬層

112、120．．．硬罩幕層

114、122．．．功函數金屬層

124．．．圖案化罩幕層

126．．．導體層

128、130．．．閘極結構

132、134．．．輕摻雜區

136．．．間隙壁

138、140．．．源極/汲極區

142．．．應力層

圖1A至圖1F是依照本發明之一實施例所繪示之半導體元件的製造流程剖面示意圖。

100．．．基底

101a．．．第一區

101b．．．第二區

102．．．隔離結構

104a．．．絕緣層

106a．．．高介電常數層

108b、116b．．．覆蓋層

110b、118b．．．金屬層

126．．．導體層

128、130．．．閘極結構

132、134．．．輕摻雜區

136．．．間隙壁

138、140．．．源極/汲極區

142．．．應力層

Claims (20)

1. 一種半導體元件的製造方法，包括：於一基底上依序形成一高介電常數層與一功函數金屬層；於該功函數金屬層上形成一硬罩幕層，該硬罩幕層的材料為氧化鑭；以該硬罩幕層為罩幕，圖案化該功函數金屬層；移除該硬罩幕層；以及於該基底上形成一閘極結構。
2. 如申請專利範圍第1項所述之半導體元件的製造方法，其中形成該功函數金屬層的方法包括：於該高介電常數層上形成一覆蓋層；以及於該覆蓋層上形成一金屬層。
3. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該覆蓋層的材料為選自於Al₂ O₃ 、Ga₂ O₃ 、In₂ O₃ 、Ti₂ O₃ 、La₂ O₃ 、Dy₂ O₃ 、Y₂ O₃ 、MgO₂ 以及鑭系元素之氧化物所組成之群組。
4. 如申請專利範圍第2項所述之半導體元件的製造方法，其中該金屬層的材料為選自於TiN、TaN、TaC、TaCNO、TaCN以及TiAl_x 所組成之群組。
5. 如申請專利範圍第1項所述之半導體元件的製造方法，其中在形成該高介電常數層之前，更包括於該基底上形成一絕緣層。
6. 一種半導體元件的製造方法，包括：提供一基底，該基底具有分開配置的一第一區與一第二區；於該基底上依序形成一閘介電層與一第一功函數金屬層；於該第一區的該第一功函數金屬層上形成一第一硬罩幕層，該第一硬罩幕層的材料為氧化鑭；以該第一硬罩幕層為罩幕，移除位於該第二區的該第一功函數金屬層；於該基底上形成一第二功函數金屬層；於該第二區的該第二功函數金屬層上形成一第二硬罩幕層，該第二硬罩幕層的材料為氧化鑭；以該第二硬罩幕層為罩幕，移除位於該第一區的該第二功函數金屬層；以及移除該第二硬罩幕層。
7. 如申請專利範圍第6項所述之半導體元件的製造方法，在形成該第二功函數金屬層之前，更包括移除該第一硬罩幕層。
8. 如申請專利範圍第6項所述之半導體元件的製造方法，其中該第二功函數金屬層覆蓋該第一硬罩幕層。
9. 如申請專利範圍第8項所述之半導體元件的製造方法，其中在移除該第二硬罩幕層的同時，一併移除該第一硬罩幕層。
10. 如申請專利範圍第6項所述之半導體元件的製造方法，其中形成該第一功函數金屬層的方法包括：於該第一區與該第二區的該閘介電層上形成一第一覆蓋層；以及於該第一覆蓋層上形成一第一金屬層。
11. 如申請專利範圍第10項所述之半導體元件的製造方法，其中該第一金屬層的材料為選自於TiN、TaN、TaC、TaCNO、TaCN以及TiAl_x 所組成之群組。
12. 如申請專利範圍第10項所述之半導體元件的製造方法，其中形成該第二功函數金屬層的方法包括：於該第一區的該第一功函數金屬層上與該第二區的該閘介電層上形成一第二覆蓋層；以及於該第二覆蓋層上形成一第二金屬層。
13. 如申請專利範圍第12項所述之半導體元件的製造方法，其中該第二金屬層的材料為選自於TiN、TaN、TaC、TaCNO、TaCN以及TiAl_x 所組成之群組。
14. 如申請專利範圍第12項所述之半導體元件的製造方法，其中當該第一區為P型金屬氧化物半導體區且該第二區為N型金屬氧化物半導體區時，該第一覆蓋層的材料為氧化鋁，該第二覆蓋層的材料為氧化鑭。
15. 如申請專利範圍第14項所述之半導體元件的製造方法，其中在移除該第二硬罩幕層的同時，一併移除位於該第一區的該第二覆蓋層。
16. 如申請專利範圍第12項所述之半導體元件的製造方法，其中當該第一區為N型金屬氧化物半導體區且該第二區為P型金屬氧化物半導體區時，該第一覆蓋層的材料為氧化鑭，該第二覆蓋層的材料為氧化鋁。
17. 如申請專利範圍第6項所述之半導體元件的製造方法，其中形成該閘介電層的方法包括：於該基底上形成一絕緣層；以及於該絕緣層上形成一高介電常數層。
18. 如申請專利範圍第6項所述之半導體元件的製造方法，更包括：於該第一功函數金屬層與該第二功函數金屬層上形成一導體層；圖案化該導體層、該第一功函數金屬層、該第二功函數金屬層及該閘介電層，以於該第一區形成一第一閘極結構，並於該第二區形成一第二閘極結構；以及於該第一閘極結構之兩側的該基底中形成一第一源極/汲極區，以及於該第二閘極結構之兩側的該基底中形成一第二源極/汲極區。
19. 如申請專利範圍第18項所述之半導體元件的製造方法，在形成該第一閘極結構與該第二閘極結構之後以及形成該第一源極/汲極區與該第二源極/汲極區之前，更包括分別於該第一閘極結構與該第二閘極結構之側壁上形成一間隙壁。
20. 如申請專利範圍第18項所述之半導體元件的製造方法，其中在形成該第一源極/汲極區與該第二源極/汲極區之後，更包括於該基底上形成一應力層，以覆蓋該第一閘極結構與該第二閘極結構。