JP5284276B2 - Ｃｍｏｓ半導体装置およびその製造方法 - Google Patents

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Description

本発明は、ＣＭＯＳ半導体装置およびその製造方法に関し、特に、ｈｉｇｈ−ｋ材料をゲート電極に用いたＣＭＯＳ半導体装置およびその製造方法に関する。
近年、ＣＭＯＳ半導体装置では、微細化に伴い、ＳｉＯＮやＳｉＯ２からなるゲート絶縁層が薄膜化し、トンネル現象によりゲート絶縁層を通り抜けるリーク電流が問題となっていた。
これに対し、ハフニウム等のｈｉｇｈ−ｋ材料（高誘電率材料）をゲート絶縁層に用い、ゲート絶縁層を一定の膜厚にしてリーク電流の発生を防止している。また、ｈｉｇｈ−ｋ材料をゲート電極に用いた場合、シリコンゲート電極との界面でフェルミレベルのピンニングが発生するため、ゲート電極材料として、多結晶シリコンに代えてニッケルシリサイド等の金属が使用されている。
例えば、ｈｉｇｈ−ｋ材料をゲート絶縁層に用いた場合、ｐチャネルＭＯＳＦＥＴのメタルゲート電極にはＮｉＳｉが、ｎチャネルＭＯＳＦＥＴのメタルゲート電極にはＮｉ２Ｓｉが用いられる。
特開２００２−３５９２９５号公報
ＣＭＯＳ半導体装置では、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの閾値電圧を制御するために、ゲート長Ｌｇを高精度で制御する必要がある。例えばゲート長Ｌｇが２０ｎｍの場合、許容されるゲート長の揺らぎＬＷＲ（Line Width Roughness）は５％程度で、約１ｎｍとなる。
しかしながら、例えばＮｉＳｉとＮｉ２Ｓｉのような材料の異なるゲート電極を、同一のエッチング工程で、即ち１種類のエッチングガスを用いた１回のエッチング工程で高精度に加工することは不可能であり、通常、電極の側壁がテーパ状になる場合がある。
一方、材料の異なる２つのゲート電極を別々のエッチング工程で加工する場合、ゲート長Ｌｇが２０ｎｍのような微細構造では、エッチングマスクのマスク合わせが不可能である。
そこで、本発明は、ｈｉｇｈ−ｋ材料を用いたＣＭＯＳ半導体装置において、高精度でゲート長を制御したＣＭＯＳ半導体装置およびその製造方法を提供することを目的とする。
そこで、本発明は、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを含むＣＭＯＳ半導体装置であって、ｎ型ＭＯＳＦＥＴのゲート電極は、ｈｉｇｈ−ｋ材料からなる第１絶縁層と、第１絶縁層の上に設けられ金属材料からなる第１金属層を有し、ｐ型ＭＯＳＦＥＴのゲート電極は、ｈｉｇｈ−ｋ材料からなる第２絶縁層と、第２絶縁層の上に設けられ金属材料からなる第２金属層を有し、第１絶縁層と第２絶縁層が異なるｈｉｇｈ−ｋ材料からなり、第１金属層と第２金属層が同一の金属材料からなることを特徴とするＣＭＯＳ半導体装置である。
また、本発明は、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを含むＣＭＯＳ半導体装置の製造方法であって、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域とが規定された半導体基板を準備する工程と、半導体基板上に、ｈｉｇｈ−ｋ材料層、第１キャップ層、および第１金属層を順次形成する工程と、ｐ型ＭＯＳＦＥＴ形成領域以外の第１キャップ層および第１金属層を除去する工程と、半導体基板上に、第２キャップ層および第２金属層を順次形成する工程と、ｎ型ＭＯＳＦＥＴ形成領域以外の第２金属層を除去する工程と、第１金属層と第２金属層をマスクに用いて、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域との間の第２キャップ層を除去する工程と、第１金属層と第２金属層を除去する工程と、半導体基板上に、ゲート金属材料層を形成する工程と、同一エッチング工程でゲート金属材料層をエッチングして、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各ゲート電極のゲート金属層を形成する工程とを含むことを特徴とするＣＭＯＳ半導体装置の製造方法でもある。
本発明にかかるＣＭＯＳ半導体装置では、閾値電圧の制御を高精度で行うことができる。
また、本発明にかかるＣＭＯＳ半導体装置の製造方法では、同一エッチング工程でｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの各ゲート電極のゲート金属層を形成するため、ゲート電極を高精度で加工できる。
本発明の実施の形態１にかかるＣＭＯＳ半導体装置の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態３にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかる他のＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかる他のＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態４にかかる他のＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態５にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本発明の実施の形態６にかかるＣＭＯＳ半導体装置の製造工程の断面図である。 本実施の形態７にかかるＣＭＯＳ半導体装置のゲート電極の構造図である。 本実施の形態１〜６で説明したＣＭＯＳ半導体装置のゲート電極の構造図である。 本実施の形態８にかかるＣＭＯＳ半導体装置の製造工程の概略図である。 本実施の形態８にかかるＣＭＯＳ半導体装置の製造工程の概略図である。 本実施の形態９にかかるＣＭＯＳ半導体装置のゲート電極の構造図である。
符号の説明
１、１１、２１ 絶縁層、１２、２２ キャップ層、１３、１４、２３、２４ 金属層、１０、２０ ゲート電極、１００ ＣＭＯＳ半導体装置、 １０１ ｎ型ＭＯＳＦＥＴ、１０２ ｐ型ＭＯＳＦＥＴ、１０５ 半導体基板、１１０ ｎウエル領域、１２０ ｐウエル領域、１１１、１２１ ゲート／ソース領域、１３０ 素子分離層。
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＣＭＯＳ半導体装置（相補型半導体装置）の断面図である。
ＣＭＯＳ半導体装置１００は、ｎ型ＭＯＳＦＥＴ１０１と、ｐ型ＭＯＳＦＥＴ１０２とを含む。
ＣＭＯＳ半導体装置１００は、例えばシリコンからなる半導体基板１０５を含む。半導体基板１００には、ｎ型ウエル領域１１０とｐ型ウエル領域１２０が設けられている。ｎ型ウエル領域１１０とｐ型ウエル領域１２０の間は、例えば酸化シリコンからなる層間絶縁層１３０で絶縁されている。
ｎ型ウエル領域１１０には、ソース／ドレイン領域１１１が設けられている。ソース／ドレイン領域１１１に挟まれたチャネル領域の上には、ゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁層１１、キャップ層１２、その上に設けられたゲート金属層１３、１４を含む。ゲート絶縁層１１は、例えば、ＨｆＬａＯやＨｆＭｇＯのようなＨｉｇｈ−ｋ材料からなり、キャップ層１２は、例えばＭｇＯやＬａＯからなる。また、ゲート金属層１３は、耐熱性の高いミッドギャップ材料、例えば、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＮｉＳｉ、ＰｔＳｉ、又はＣｏＳｉ２からなり、ゲート金属層１４は、例えば低抵抗材料のＷからなる。
一方、ｐ型ウエル領域１２０には、ソース／ドレイン領域１２１が設けられている。ソース／ドレイン領域１２１に挟まれたチャネル領域の上には、ゲート電極２０が設けられている。ゲート電極２０は、ゲート絶縁層２１、キャップ層２２、その上に設けられたゲート金属層２３、２４を含む。ゲート絶縁層２１は、例えば、ＨｆＡｌＯのようなＨｉｇｈ−ｋ材料からなり、キャップ層２２は、例えばＡｌＯからなる。また、ゲート金属層２３、２４は、ｎ型ＭＯＳＦＥＴの１０１ゲート金属層１３、１４と同一の金属材料からなる。
かかるＣＭＯＳ半導体装置１００では、ゲート電極の加工が高精度で行うことができ、閾値電圧の制御が容易かつ正確に行える。ゲート長Ｌｇの揺らぎＬＷＲは５％以下とすることができる。
ＣＭＯＳ半導体装置１００の具体的なゲート構造としては、例えば、
ｎ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＭｇＯ（又はＬａＯ）／ＨｆＳｉＯＮ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＡｌＯ／ＨｆＳｉＯＮ／Ｓｉ基板
となる。
図１Ａ〜図１Ｋを参照しながら、本実施の形態１にかかるＣＭＯＳ半導体装置１００の製造方法について説明する。図中、図１と同一符号は同一又は相当箇所を示す。かかる製造方法は、以下の工程１〜工程９を含む。
工程１：図１Ａに示すように、シリコンからなる半導体基板１０５を準備する。図中１Ａに記載したように、左側がｎ型ＭＯＳＦＥＴ１０１の形成領域であり、右側がｐ型ＭＯＳＦＥＴ１０２の形成領域である。なお、図１Ｂ以降においては、半導体基板１０５は省略する。
続いて、半導体基板１０５上に、膜厚が１ｎｍ以下のシリコン酸化膜（図示せず）を形成した後、その上に、絶縁層１を形成する。絶縁層１は、例えばＨｆＳｉＯＮのようなＨｉｇｈ−ｋ（高誘電率）材料からなる。絶縁層１は、ＡＬＤ法、ＭＯＣＶＤ法、またはスパッタ法で形成する。必要に応じて、形成工程の途中または最後に窒化処理や熱処理を行っても構わない。
絶縁層１の上にはＡｌ２Ｏ３からなるキャップ層２２を形成する。キャップ層２２の膜厚は約１ｎｍであり、ＡＬＤ法、ＭＯＣＶＤ法、スパッタ法等で作製する。必要に応じて熱処理工程を行っても構わない。
キャップ層２２の上に、膜厚が１０ｎｍ程度の第１ＴｉＮ層３１を形成し、続いて、膜厚が１０ｎｍ程度のＳｉＮ層３３を形成する。これらの形成は、例えばスパッタ法やＣＶＤ法を用いて行う。
工程２：図１Ｂに示すように、例えばフォトレジスト（図示せず）をエッチングマスクに用いたドライエッチングにより、ｎＭＯＳＦＥＴ形成領域のＳｉＮ層３３を除去する。次に、レジストマスクを除去し、ＳｉＮ層３３をエッチングマスクに用いて、Ｈ２Ｏ２を用いたウエットエッチングで第１ＴｉＮ層３１、キャップ層２２を除去する。かかる工程では、絶縁層１はほとんどダメージを受けない。
続いて、ＭｇＯまたはＬａＯからなるキャップ層１２を、例えばＡＬＤ法、ＭＯＣＶＤ法、スパッタ法を用いて形成する。キャップ層１２の膜厚は１ｎｍ程度であるが、必ずしもｐＭＯＳＦＥＴ形成領域のキャップ層２２と同じ膜厚である必要はない。
なお、キャップ層１２、２２の上に、更にＨｆＯ層を形成しても構わない。この場合、ｎ型ＭＯＳＦＥＴでは、ゲート絶縁層はＨｆＯ／ＭｇＯ／ＨｆＳｉＯＮとなり、ｐ型ＭＯＳＦＥＴでは、ゲート絶縁層はＨｆＯ／ＡｌＯ／ＨｆＳｉＯＮとなる。
工程３：図１Ｃに示すように、例えばスパッタ法やＣＶＤ法を用いて、膜厚が１０ｎｍ程度の第２ＴｉＮ層３２を形成する。
なお、第１、第２ＴｉＮ層３１、３２は、製造工程においては必要であるが、最終製品には残存しない層である。従って、容易に形成でき、選択比が高く、かつ除去しやすい材料であることが好ましい。例えば、ＴｉＮの他に多結晶Ｓｉを使用しても構わない。
工程４：図１Ｄに示すように、膜厚が１０ｎｍ程度のＳｉＮ層３４を、例えばスパッタ法やＣＶＤ法で形成する。続いて、ｎＭＯＳＦＥＴ形成領域に、レジストマスク３６を形成する。
工程５：図１Ｅに示すように、レジストマスク３６をエッチングマスクに用いて、ＳｉＮ層３４を選択的にエッチングする。エッチングは、第２ＴｉＮ層３２の上で止まる。
工程６：図１Ｆに示すように、プラズマアッシング等によりレジストマスク３６を選択的に除去する。
工程７：図１Ｇに示すように、ＳｉＮ層３４をエッチングマスク用いて、第２ＴｉＮ層３２を選択的に除去する。
工程８：図１Ｈに示すように、ウエットエッチングを用いてＳｉＮ層３３、３４、および露出したキャップ層１２を除去する。
工程９：図１Ｉに示すように、第１、第２ＴｉＮ層３１、３２を、例えばＨ２Ｏ２を用いたウエットエッチングで選択的に除去する。
工程１０：図１Ｊに示すように、耐熱性の高いミッドギャップ材料からなる、膜厚３０ｎｍ以下のＴａＮ層３を、例えばスパッタ法を用いて形成する。ミッドギャップ材料として、ＴａＮの代わりにＴｉＮを用いても構わない。
続いて、ＴａＮ層３の上に、低抵抗のタングステン層４を、例えばスパッタ法を用いて形成する。膜厚は例えば５０ｎｍである。
工程１１：最後に、図１Ｋに示すように、例えばＳｉＮからなるハードマスク（図示せず）をエッチングマスクに用いてタングステン層４、ＴｉＮ層３、キャップ層１２、２２、および絶縁層１をエッチングして、ｎ型ＭＯＳＦＥＴのゲート電極１０、ｐ型ＭＯＳＦＥＴのゲート電極２０を形成する。
以上の工程で、図１Ｋに示すようなＣＭＯＳ半導体装置１００が形成される。
なお、ここでは言及しなかったが、ウエル領域、層間絶縁層、ソース／ドレイン領域の形成は、従来のＣＭＯＳ半導体装置の製造工程と同様の工程で行う。
以上のように、本実施の形態１にかかるＣＭＯＳ半導体装置１００の製造工程では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのゲート電極の金属層（ここでは、タングステン層４とＴａＮ層）が、同一材料から形成されているため、同じエッチング工程（ここでは、工程１１）でエッチングできる。このため、例えばゲート長が２０ｎｍ程度の微細なゲート電極のエッチングも高精度で行うことができる。
即ち、本実施の形態１にかかる製造方法では、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴ用のゲート金属層の材料が同じであるため、別々の材料を同時にエッチングするよりも制御性が向上する。
例えば、ゲート金属層の材料が互いに異なると、エッチング形状が異なったり、下層の絶縁層（Ｈｉｇｈ−ｋ材料）との選択比が低くなったりする。エッチング形状が異なると、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとの間でゲート長やチャネル長が異なることになる。また、選択比が低くなると、半導体基板１もエッチングされてしまう。
また、最終的にゲート電極を形成する金属を、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料（絶縁層）上に直接形成するため、エッチング工程でＳＴＩ等の素子分離領域の一部がエッチングされることがない。このため、良好な素子分離特性を得ることができる。
実施の形態２．
本実施の形態２にかかるＣＭＯＳ半導体装置の製造方法を、図２Ａ〜図２Ｃに示す。
かかる製造方法では、実施の形態１に示した図１Ａ〜図１Ｆと同様の工程を行って、図２Ａの構造を得る。
次に、図２Ｂに示すように。ＳｉＮ層３４をエッチングマスクに用いた選択エッチングにより、第２ＴｉＮ層３２と、キャップ層１２をエッチングする。
続いて、例えばＣＶＤ法やスパッタ法を用いて、タングステン層４を全面に形成する。
次に、図２Ｃに示すように、例えばＳｉＮからなるハードマスク（図示せず）をエッチングマスクに用いてタングステン層４、ＴｉＮ層３１、３３をエッチングして、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴのゲート電極を形成する。
以上の工程で、図２Ｃに示すようなＣＭＯＳ半導体装置１５０が形成される。
実施の形態３．
図３Ａ〜図３Ｈに、本実施の形態３にかかるＣＭＯＳ半導体装置の製造方法を示す。かかる製造方法は、以下の工程１〜８を含む。本製造方法は、実施の形態１の図１Ａ〜１Ｋに示した製造方法において、ＳｉＮ層３３、３４を形成しない方法となっている。図中、図１Ａ〜１Ｋと同一符号は、同一または相当箇所を示す。
工程１：図３Ａに示すように、半導体基板１０５（図３Ｂ以降は省略）の上に、例えばＨｆＳｉＯＮからなる絶縁層１、キャップ層１２、２２、ＴｉＮ層３１、３２を作製する。これらの層の作製は、ＳｉＮ層３３の形成工程を除いて、図１Ａ〜１Ｃに記載の工程と略同じ工程で作製する。
工程２：図３Ｂに示すように、ｎＭＯＳＦＥＴ形成領域にフォトレジストのレジストマスク３６を形成する。
工程３：図３Ｃに示すように、レジストマスク３６をエッチングマスクに用いて、例えばＨ２Ｏ２を用いたウエットエッチングで、ＴｉＮ層３２を選択的に除去する。
工程４：図３Ｄに示すように、アッシング法によりレジストマスク３６を除去する。かかる工程では、キャップ層１２の表面がアッシング環境に晒される。
工程５：図３Ｅに示すように、ＴｉＮ層３１、３２をエッチングマスクにしたウエットエッチングを用いて、絶縁層１の上のキャップ層１２を除去する。
工程６：図３Ｆに示すように、ＴｉＮ層３１、３２を選択的に除去する。
工程７：図３Ｇに示すように、膜厚３０ｎｍ以下のＴａＮ層３を、例えばスパッタ法を用いて形成する。ＴａＮの代わりにＴｉＮを用いても構わない。続いて、ＴａＮ層３の上に、低抵抗のタングステン層４を、例えばスパッタ法を用いて形成する。膜厚は例えば５０ｎｍである。
工程８：最後に、図３Ｈに示すように、例えばＳｉＮからなるハードマスク（図示せず）をエッチングマスクに用いてタングステン層４、ＴａＮ層３、キャップ層１２、２２をエッチングして、ｎ型ＭＯＳＦＥＴのゲート電極１０、ｐ型ＭＯＳＦＥＴのゲート電極２０を形成する。
かかる製造方法では、ＳｉＮ層を形成しないため、製造工程が簡略化できる。一方、工程４（図３Ｄ）ではキャップ層１２の表面がアッシング環境に晒される。従って、かかる製造方法は、デバイス特性にアッシング工程の影響が現れない場合に使用することが好ましい。
実施の形態４．
図４Ａ〜図４Ｈに、本実施の形態４にかかるＣＭＯＳ半導体装置の製造方法を示す。かかる製造方法は、以下の工程１〜８を含む。図中、図１Ａ〜１Ｋと同一符号は、同一または相当箇所を示す。
工程１：図４Ａに示すように、半導体基板（図示せず）の上に例えばＨｆＳｉＯＮからなる絶縁層１を形成した後、アモルファスシリコン層４０をＣＶＤ法等で形成する。
工程２：図４Ｂに示すように、ｎ型ＭＯＳＦＥＴ形成領域にフォトレジスト層５１を形成する。次に、フォトレジスト層５１を注入マスクに用いたイオン注入で、ｐ型ＭＯＳＦＥＴ形成領域のアモルファスシリコン層４０に、Ａｌイオン４１を注入する。
工程３：図４Ｃに示すように、フォトレジスト層５１を除去した後、代わって、ｐ型ＭＯＳＦＥＴ形成領域にフォトレジスト層５２を形成する。次に、フォトレジスト層５２を注入マスクに用いたイオン注入で、ｎ型ＭＯＳＦＥＴ形成領域のアモルファスシリコン層４０に、Ｍｇイオン４２を注入する。
工程４：図４Ｄに示すように、フォトレジスト層５２を除去する。アモルファスシリコン層４０のｎ型ＭＯＳＦＥＴ形成領域にはＭｇイオンが注入され、一方、ｐ型ＭＯＳＦＥＴ形成領域にはＡｌイオンが注入された状態となる。
工程５：図４Ｅに示すように、熱処理を行い、ＭｇおよびＡｌを、アモルファスシリコン層４０の上部および下部に偏析させる。熱処理は、例えばＲＴＡ法を用いて、処理温度６００℃、処理時間３０秒で行う。この結果、図４Ｅに示すように、ｎ型ＭＯＳＦＥＴ形成領域のアモルファスシリコン層４０の上下にＭｇ偏析層４５、４６が形成され、ｐ型ＭＯＳＦＥＴ形成領域のアモルファスシリコン層４０の上下にＡｌ偏析層４３、４４が形成される。
工程６：図４Ｆに示すように、例えばＫＯＨ水溶液を用いたウエットエッチングで、Ｍｇ偏析層４６、Ａｌ偏析層４４、およびアモルファスシリコン層４０を除去する。
工程７：図４Ｇに示すように、酸素プラズマを用いたプラズマ酸化により、Ｍｇ偏析層４５、Ａｌ偏析層４３を酸化して、ＭｇＯからなるキャップ層１２、ＡｌＯからなるキャップ層２２を形成する。
工程８：図４Ｈに示すように、ＴｉＮ層３、タングステン層４を順次形成する。
最後に、実施の形態１の工程１１（図１Ｋ）と同様の工程で、ＴｉＮ層３、タングステン層４を同時にエッチングし、更に、キャップ層１２、２２、絶縁層１をエッチングし、ゲート電極を形成する。
図５Ａ〜図５Ｃは、本実施の形態４にかかる、他のＣＭＯＳ半導体装置の製造方法である。
かかる製造方法では、上述の工程５（図４Ｅ）を行った後に、アモルファスシリコン層４０の上のＭｇ偏析層４６およびＡｌ偏析層４４のみをエッチングし、アモルファスシリコン層４０は残す。
続いて、図５Ｂに示すように、ｎ型ＭＯＳＦＥＴ形成領域およびｐ型ＭＯＳＦＥＴ形成領域のアモルファスシリコン層４０を、例えばレジストマスク（図示せず）を用いて同時にエッチングする。更に、Ｍｇ偏析層４４、Ａｌ偏析層４３、および絶縁層１をエッチングしてゲート電極を形成する。
最後に、ＦＵＳＩゲート作製工程を用いて、アモルファスシリコンとニッケルとを反応させて、ＮｉＳｉからなるゲート金属４８を形成する。
このように、本実施の形態４にかかる製造方法では、アモルファスシリコン層をエッチングし、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域のゲート電極を同時に形成するため、高精度の加工が可能となる。
実施の形態５．
図６Ａ〜図６Ｈに、本実施の形態５にかかるＣＭＯＳ半導体装置の製造方法を示す。かかる製造方法は、以下の工程１〜８を含む。図中、図１Ａ〜１Ｋと同一符号は、同一または相当箇所を示す。
工程１：図６Ａに示すように、半導体基板（図示せず）の上に例えばＨｆＳｉＯＮからなる絶縁層１を形成した後、アモルファスシリコン層６０をＣＶＤ法等で形成する。
工程２：図６Ｂに示すように、ｎ型ＭＯＳＦＥＴ形成領域にＴＥＯＳ（又はＳｉＮ）層５５を形成する。次に、スパッタ法やＣＶＤ法で、Ａｌ層４３、アモルファスシリコン層６１を形成する。
工程３：図６Ｃに示すように、熱処理を行い、Ａｌを拡散させ、Ａｌ層４３を多結晶シリコン層６３の表面および絶縁層１の上に形成する。なお、熱処理工程で、アモルファスシリコン層６１は多結晶シリコン層６３となる。
工程４：図６Ｄに示すように、多結晶シリコン層６３、Ａｌ層４３を除去し、ｐ型ＭＯＳＦＥＴ形成領域の、絶縁層１の上のみにＡｌ層４３を残す。
工程５：図６Ｅに示すように、ＴＥＯＳ層５５を除去する。続いて、ｐ型ＭＯＳＦＥＴ形成領域にＴＥＯＳ層５６を形成する。次に、スパッタ法やＣＶＤ法で、Ｍｇ層４４、アモルファスシリコン層６４を形成する。
工程６：図６Ｆに示すように、熱処理を行い、Ｍｇを拡散させ、Ｍｇ層４４を多結晶シリコン層６５の表面および絶縁層１の上に形成する。なお、熱処理工程で、アモルファスシリコン層６４は多結晶シリコン層６５となる。
工程７：図６Ｇに示すように、多結晶シリコン６２より上の層をすべて除去する。これにより、絶縁層１と、絶縁層１のｎ型ＭＯＳＦＥＴ形成領域に形成されたＭｇ層４４と、絶縁層１のｐ型ＭＯＳＦＥＴ形成領域に形成されたＡｌ層４３が残る。更に、酸素プラズマを用いたプラズマ酸化を行い、ＭｇＯからなるキャップ層１２、ＡｌＯからなるキャップ層２２を形成する。
工程８：図６Ｈに示すように、ＴｉＮ層３、タングステン層４を順次形成する。
最後に、実施の形態１の工程１１（図１Ｋ）と同様の工程で、ＴｉＮ層３、タングステン層４を同時にエッチングし、更に、キャップ層１２、２２、絶縁層１をエッチングし、ゲート電極を形成する。
このように、本実施の形態５にかかる製造方法では、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域のゲート電極を同時に形成するため、高精度の加工が可能となる。
実施の形態６．
図７Ａ〜図７Ｆに、本実施の形態６にかかるＣＭＯＳ半導体装置の製造方法を示す。かかる製造方法は、以下の工程１〜６を含む。図中、図１Ａ〜１Ｋと同一符号は、同一または相当箇所を示す。
工程１：図７Ａに示すように、例えばシリコンからなる半導体基板（図示せず）上にＨｆＳｉＯＮ等の誘電体、多結晶シリコンを積層する。続いて、これらを同時にエッチングして、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域に、絶縁層１と多結晶シリコン層７０からなるゲート電極をそれぞれ作製する。
双方のゲート電極のゲート金属が、ともに多結晶シリコン７０からなるため、１回のエッチングで高精度の加工が可能となる。例えば、ゲート電極のゲート長は２０μｍ程度である。
工程２：図７Ｂに示すように、例えばＣＶＤ法を用いて酸化シリコン層を全面に形成する。続いて、ＣＭＰ法を用いて上面を平坦化し、層間絶縁層７１を形成する。
工程３：図７Ｃに示すように、ｐ型ＭＯＳＦＥＴ形成領域にマスク７２（図７Ｃには示さず）を形成し、ｎ型ＭＯＳＦＥＴ形成領域の多結晶シリコン７０を選択的に除去する。
工程４：図７Ｄに示すように、マスク７２の上から、例えばＭｇＯからなるキャップ層７３、ＴａＳｉＮ層７４、タングステン層７５を順次形成する。これらの層の形成には、例えばＡＬＤ法、ＭＯＣＶＤ法等で形成する。
工程５：図７Ｅに示すように、キャップ層７３、ＴａＳｉＮ層７４、タングステン層７５を上部からエッチングする。続いて、ｎ型ＭＯＳＦＥＴの上にマスク（図せず）を形成し、ｐ型ＭＯＳＦＥＴの多結晶シリコン７０を選択的にエッチングする。続いて、ＡｌＯからなるキャップ層７６、Ｐｔ層７７、タングステン層７５を形成する。
工程６：図７Ｆに示すように、ＣＭＰ法を用いて平坦化した後、層間絶縁層７１を除去して、ｎ型ＭＯＳＦＥＴ形成領域とｐ型ＭＯＳＦＥＴ形成領域に、ゲート電極（リプレースメントゲート）を形成する。
かかる製造方法を用いることにより、熱耐性の低い金属材料も、ゲート金属材料として選択することができ、材料選択の幅が広くなる。
また、ｈｉｇｈ−ｋ材料の選択だけでは閾値電圧の制御が不十分な場合に、ゲート金属の材料を選択して、閾値電圧の調整が可能となる。
実施の形態７．
上述の実施の形態１〜６では、図９に示すように、ｎ型ＭＯＳＦＥＴのゲート電極とｐ型ＭＯＳＦＥＴのゲート電極において、絶縁層には、例えばＨｆＳｉＯＮからなる共通Ｈｉｇｈ−ｋ材料を用い、キャップ層には、例えばＬａＯやＭｇＯからなるｎＣａｐと、例えばＡｌＯからなるｐＣａｐのように異なる材料を用いた。これにより、閾値電圧の正確な制御を行っていた。
また、キャップ層の上に形成される金属層（Ｍｅｔａｌ）は、双方のゲート電極で同一材料とした。
これに対して、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの双方のゲート電極で、金属層（Ｍｅｔａｌ）のみ同一とし、絶縁層を異なるようにしても良い（ｎＨｉｇｈ−ｋとｐＨｉｇｈ−ｋ）。
例えば、図９のような構造として作製しても、製造工程の熱処理等により共通Ｈｉｇｈ−ｋからなる絶縁層とその上のキャップ層が反応し、最終的な構造は図８のようになる場合もある。
具体的には、ゲート電極は、
ｎ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＨｆＭｇＯ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＨｆＡｌＯ／Ｓｉ基板
のようなスタック構造となる。
図９の構造との違いは、ゲート絶縁層が、二層構造か一層構造という点である。
また、他の具体例として、ゲート電極が、
ｎ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＭｇＯ／ＡｌＯ／ＨｆＳｉＯＮ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＡｌＯ／ＭｇＯ／ＨｆＳｉＯＮ／Ｓｉ基板
のように、キャップ層を２層構造としても構わない。ＡｌＯとＭｇＯの上下を入れ替えることも可能である。
また、ｎ型ＭＯＳＦＥＴ又はｐ型ＭＯＳＦＥＴのいずれか一方のみに、追加のキャップ層を挿入してもかまわない。この場合、ゲート電極は、例えば、
ｎ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＭｇＯ／ＨｆＳｉＯＮ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ ／ＨｆＳｉＯＮ／Ｓｉ基板
のようなスタック構造となる。
また、
ｎ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＨｆＳｉＯＮ／ＭｇＯ／ＳｉＯ２（ＳｉＯＮ）／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｗ／ＴｉＮ／ＨｆＳｉＯＮ／ＡｌＯ／ＳｉＯ２（ＳｉＯＮ）／Ｓｉ基板
のように、Ｓｉ基板の上にＳｉＯ２あるいはＳｉＯＮを設け、その上にキャップ層を設け、更にその上にＨｆＳｉＯＮ等のｈｉｇｈ−ｋ材料からなる絶縁層が設けられている。
このように、絶縁層とキャップ層との上下関係を逆にすることにより、ＭｇＯやＡｌＯからなるキャップ層をＳｉ基板に近い位置に配置できる。この結果、閾値電圧の制御が、より容易に行える。
実施の形態８．
図１０Ａのように、ゲート金属が共に多結晶シリコンの状態で、ゲート電極のエッチングを行った後、多結晶シリコンをＮｉやＰｔと反応させて、最終構造が図１０Ｂのようになっても構わない。
即ち、ゲート電極のエッチング工程で、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴの双方のゲート電極のゲート金属が同一であれば、これらのゲート電極が１回のエッチング工程で同時に形成できて非常に高精度のエッチング加工が可能となるのが本発明の特徴である。
従って、図１０Ａ、図１０Ｂに示すように、ゲート金属のエッチング後に、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲート金属の材料が異なるようになっても構わない。
具体的には、
例えば、ゲート電極のエッチング時のスタックが、
ｎ型ＭＯＳＦＥＴ：Ｐｏｌｙ−Ｓｉ／ＭｇＯ／ＨｆＳｉＯ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：Ｐｏｌｙ−Ｓｉ／ＡｌＯ／ＨｆＳｉＯ／Ｓｉ基板
であり、
最終構造のスタックが、
ｎ型ＭＯＳＦＥＴ：ＦＵＳＩ／ＮｉＳｉ／ＭｇＯ／ＨｆＳｉＯ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ：ＦＵＳＩ−ＰｔＳｉ／ＡｌＯ／ＨｆＳｉＯ／Ｓｉ基板
となる。
なお、本実施の形態では、主にゲート電極構造について述べたが、ソース／ドレイン等の他の構造は、図１に示すＣＭＯＳ半導体装置１００と同様である。また、必要に応じて、ＨＡＬＯ層やエクステンション層を形成しても構わない。
実施の形態９．
図１１は、本実施の形態９にかかるＣＭＯＳ半導体装置の概略図である。
かかるＣＭＯＳＦＥＴでは、ｎ型ＣＭＯＳＦＥＴのゲート電極に、
ｎ型ＭＯＳＦＥＴ１：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ＬａＯ／ＨｆＳｉＯ／Ｓｉ基板
ｎ型ＭＯＳＦＥＴ２：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ ＨｆＳｉＯ／Ｓｉ基板
ｎ型ＭＯＳＦＥＴ３：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ＡｌＯ／ＨｆＳｉＯ／Ｓｉ基板
の３種類の構造を用いる。なお、図１１では、Ｓｉ基板の表面にＳｉＯ２膜も記載してあるが、無くても構わない。
ｎ型ＭＯＳＦＥＴ１〜３では、ゲート絶縁層がＳｉＯ２のみの構造に比較して、閾値電圧（Ｖｔｈ）が、＋０．２Ｖ（ＭＯＳＦＥＴ１）、＋０．５Ｖ（ＭＯＳＦＥＴ２）、＋０．８Ｖ（ＭＯＳＦＥＴ３）だけシフトする。
一方、ｐ型ＣＭＯＳＦＥＴのゲート電極には、
ｐ型ＭＯＳＦＥＴ１：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ＬａＯ／ＨｆＳｉＯ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ２：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ ＨｆＳｉＯ／Ｓｉ基板
ｐ型ＭＯＳＦＥＴ３：Ｐｏｌｙ−ＳＩ／ＴｉＮ／ＡｌＯ／ＨｆＳｉＯ／Ｓｉ基板
の３種類の構造を用いる。
ｐ型ＭＯＳＦＥＴ１〜３では、ゲート絶縁層がＳｉＯ２のみの構造に比較して、閾値電圧（Ｖｔｈ）が、−０．２Ｖ（ＭＯＳＦＥＴ１）、−０．５Ｖ（ＭＯＳＦＥＴ２）、−０．８Ｖ（ＭＯＳＦＥＴ３）だけシフトする。
これらのゲート電極は、いずれもゲート金属材料が同一であるため、１回のエッチング工程で作製でき、加工精度の高いゲート電極とすることができる。
また、閾値電圧のシフト量の異なるゲート電極がｎ型、ｐ型ＭＯＳＦＥＴにそれぞれ３種類ずつ形成することができる。従って、これらに６種類のゲート電極を組み合わせることにより、閾値電圧の異なる複数のＭＯＳＦＥＴを含む集積型ＣＭＯＳ半導体装置の作製が可能となる。

Claims (5)

  1. ｐ型電界効果トランジスタからなる第１トランジスタと、ｎ型電界効果トランジスタからなる第２トランジスタとを有するＣＭＯＳ半導体装置の製造方法であって、
    第１トランジスタは、半導体基板の第１部分の上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜の上に形成された第１ゲート電極とを含み、
    第２トランジスタは、半導体基板の第２部分の上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜の上に形成された第２ゲート電極とを含み、
    第１ゲート電極と第２ゲート電極は、同じ金属材料の金属層を有し、
    この製造方法は、
    半導体基板の少なくとも第１部分と第２部分の上に、ハフニウムを含む絶縁膜を形成する工程と、
    絶縁膜の第３部分の上に、ハフニウムとは異なる第１元素を有する第１キャップ層を形成する工程と、
    絶縁膜の第４部分の上に、第１元素およびハフニウムとは異なる第２元素を有する第２キャップ層を形成する工程と、
    熱処理により、絶縁膜を、第３部分および第４部分の第１キャップ層および第２キャップ層とそれぞれ反応させて、第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、
    半導体基板の上に、ゲート金属材料層を形成する工程と、
    同一エッチング工程で、ゲート金属材料層をエッチングして、ｎ型電界効果トランジスタとｐ型電界効果トランジスタの各ゲート電極を形成する工程と、を含むことを特徴とするＣＭＯＳ半導体装置の製造方法。
  2. 第１キャップ層と第２キャップ層の双方が酸素を有し、第１元素がアルミニウムで、第２元素がマグネシウムまたはランタンであることを特徴とする請求項１に記載のＣＭＯＳ半導体装置の製造方法。
  3. 第２キャップ層を形成する工程は、第１キャップを形成する工程の後に行われることを特徴とする請求項２に記載のＣＭＯＳ半導体装置の製造方法。
  4. 第１ゲート電極と第２ゲート電極はそれぞれ窒化チタンを有することを特徴とする請求項２に記載のＣＭＯＳ半導体装置の製造方法。
  5. 第１キャップ層は、絶縁膜の第３部分に直接接続するように形成され、第２キャップ層は、絶縁膜の第４部分に直接接続するように形成されたことを特徴とする請求項１に記載のＣＭＯＳ半導体装置の製造方法。
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