JP2011029483A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】仕事関数を十分に制御することができ、閾値電圧の変動を抑制した半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置１は、半導体基板１０に第１導電型チャネルＭＯＳＦＥＴを備える。第１導電型チャネルＭＯＳＦＥＴは、例えばＰチャネルＭＯＳＦＥＴであって、半導体基板１０の上に設けられたゲート絶縁膜２１と、ゲート電極６５とからなる。ゲート電極６５は、ゲート絶縁膜２１の上に設けられた金属ゲート電極２０と、金属ゲート電極２０の上に設けられた金属酸化膜２４と、金属酸化膜２４の上に設けられた金属ゲート電極２６と、を含んでいる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。
近年、ＬＳＩの微細化の進展にともない、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術が検討されている。
金属ゲート電極と高誘電率絶縁膜を用いたＭＯＳＦＥＴの一つとして、半導体基板上にゲート絶縁膜、金属ゲート電極、ポリシリコンゲート電極を積層した構造がある。かかる構造を用いたＭＯＳＦＥＴとして、例えば特許文献１に記載されたものがある。特許文献１におけるＮチャネルＭＯＳＦＥＴは、半導体基板上に形成されたＳｉＯ２の上に高誘電率絶縁膜を積層したゲート絶縁膜と、下層の導電膜の上にポリシリコン等からなる上層の導電膜を積層したゲート電極と、を有する。また、ＰチャネルＭＯＳＦＥＴは、半導体基板上に形成されたＳｉＯ２の上に高誘電率絶縁膜を積層したゲート絶縁膜と、下層の導電膜、絶縁膜、中間層の導電膜、ポリシリコン等からなる上層の導電膜を積層した積層構造を持つゲート電極、とを有する。下層の導電膜としては、Ｔｉ、Ａｌ、Ｔａ等の金属物質、ＴｉＮ等の金属窒化物が例示されている。また、絶縁膜としては、シリコン酸化膜、シリコン窒化膜、Ａｌ、Ｌａ、Ｙの金属窒化物が例示されている。中間層の導電膜としては、Ｔｉ、Ａｌ、Ｔａ等の金属物質、ＴｉＮ等の金属窒化物が例示されている。このような構成により、ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴの仕事関数を独立的に調整できるとされている。
特開２００７−２０８２６０号公報
しかしながら、特許文献１に開示される構成においては、ＰチャネルＭＯＳＦＥＴにおける中間層の導電膜を構成する材料が絶縁膜と化学反応し別の物質が生成してしまったり、中間層の導電膜を構成する材料が絶縁膜を通り抜けて下層の導電膜にまで拡散してしまう結果、ＰチャネルＭＯＳＦＥＴの仕事関数の制御が十分にできず、閾値電圧の変動を生じてしまうという問題があった。
例えば、下層の導電膜としてＴｉＮ、絶縁膜としてＳｉＯ２、中間層の導電膜としてＴｉＮを用いた場合、第２導電膜のＳｉＯ２が分解され、上下の導電膜と化学反応し、ＴｉＯ２に変化してしまう。これにより、ＰチャネルＭＯＳＦＥＴの閾値電圧の制御は不安定になってしまう。
さらに、下層の導電膜としてＡｌ、絶縁膜としてＳｉＯ２、中間層の導電膜としてＴｉＮを用いた場合には、中間層の導電膜に含まれるＴｉが絶縁膜を突き抜けて第１導電膜のＡｌ内部にまで拡散する結果、ＰチャネルＭＯＳＦＥＴの仕事関数の制御が十分にできず、閾値電圧の変動を生じてしまう。
絶縁膜として、金属窒化物を用いた場合でも同様の問題を生じる。また、ＰチャネルＭＯＳＦＥＴに限らず、ＮチャネルＭＯＳＦＥＴを用いた場合でも、同様の問題が生じる。
本発明によれば、
半導体基板上に第１導電型チャネルＭＯＳＦＥＴを備える半導体装置であって、
前記半導体基板の上に設けられた第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に設けられた第１の金属ゲート電極と、
前記第１の金属ゲート電極の上に設けられた金属酸化膜と、
前記金属酸化膜の上に設けられた第２の金属ゲート電極と、を含む、半導体装置が提供される。
また、本発明によれば、
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、第１の金属ゲート電極層を形成する工程と、
前記第１のゲート電極層の上に金属酸化膜を形成する工程と、
前記金属酸化膜の上に第２の金属ゲート電極層を形成する工程と、を含む、半導体装置の製造方法が提供される。
さらに、本発明によれば、
半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置の製造方法であって、
前記半導体基板の第１導電型チャネルＭＯＳＦＥＴ形成予定領域および第２導電型チャネルＭＯＳＦＥＴ形成予定領域のそれぞれに第１のゲート絶縁膜および第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に、第１の金属ゲート電極層を形成する工程と、
前記第１の金属ゲート電極層上および前記第２のゲート絶縁膜の上のそれぞれに金属酸化膜を形成する工程と、
前記第１導電型チャネルＭＯＳＦＥＴ形成予定領域の前記金属酸化膜の上に第２の金属ゲート電極膜を形成するとともに、前記第２導電型チャネルＭＯＳＦＥＴ形成予定領域の前記金属酸化膜の上に第３の金属ゲート電極膜を形成する工程と、を含む、半導体装置の製造方法が提供される。
金属酸化物は、シリコン酸化物や金属窒化物よりも標準生成エンタルピーが低いため、熱的に安定である。したがって、上記構成によれは、第１の金属ゲート電極と第２の金属ゲート電極の間に金属酸化膜を設けているため、金属酸化膜と上下の金属ゲート電極との化学反応を抑制し、かつ第２の金属ゲート電極を構成する金属原子が第１の金属ゲート電極に拡散することを防ぐことができる。このため、金属ゲート電極を有するＭＯＳＦＥＴの仕事関数を十分に制御することができ、閾値電圧の変動を抑制した半導体装置および半導体装置の製造方法を提供することができる。
本発明によれば、閾値電圧の制御性に優れた、半導体装置およびその製造方法が得られる。
本発明の実施形態の半導体装置を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、本実施形態における半導体装置１を示す断面図である。半導体装置１は、半導体基板１０上に、ＰチャネルＭＯＳＦＥＴ（第１導電型チャネルＭＯＳＦＥＴ）とＮチャネルＭＯＳＦＥＴ（第２導電型チャネルＭＯＳＦＥＴ）を備える。
ＰチャネルＭＯＳＦＥＴは、半導体基板１０(シリコン基板)上に設けられたゲート絶縁膜２１（第１のゲート絶縁膜）と、ゲート絶縁膜２１の上に設けられた金属ゲート電極２０（第１の金属ゲート電極）と、金属ゲート電極２０の上に設けられた金属酸化膜２４と、金属酸化膜２４の上に設けられた金属ゲート電極２６（第２の金属ゲート電極）と、を含む。
金属酸化膜２４としては、例えば、Ｌａ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２から選択される材料を用いることができる。本実施形態では、Ｌａ２Ｏ３を用いた例を示す。
また、金属酸化膜２４の膜厚は、特に限定されないが、たとえば０．１ｎｍ以上とすることができる。また、金属酸化膜２４の膜厚は、特に限定されないが、たとえば１０．０ｎｍ以下とすることができる。このような範囲の膜厚にすることで、ゲート電極６５中に金属酸化膜２４が存在しても、ＭＯＳＦＥＴの特性を劣化させることはない。
ゲート絶縁膜２１は、界面絶縁膜１６と、界面絶縁膜１６(シリコン酸窒化膜)よりも誘電率の高い高誘電率膜１８と、からなる。界面絶縁膜１６としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を用いることができる。高誘電率膜１８としては、例えばＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２等を用いることができる。また、ゲート絶縁膜２１は、多層構造でもよいが、これに限定されずに、単層(高誘電率膜１８)でもよい。
ＰチャネルＭＯＳＦＥＴのゲート電極６５は、金属ゲート電極２０と、金属酸化膜２４と、金属ゲート電極２６と、シリコン電極５６と、シリサイド層６４と、が積層した膜から構成されている。
金属ゲート電極２０としては、例えばＡｌ、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ等を用いることができる。また、金属ゲート電極２６としては、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌを用いることができる。
金属ゲート電極２０と金属ゲート電極２６を構成する金属材料は、同じであってもよいし、異なっていてもよい。本実施形態では、金属ゲート電極２０にＡｌ、金属ゲート電極２６にＴｉＮを用いた例を示す。
ＮチャネルＭＯＳＦＥＴは、半導体基板１０の上に設けられたゲート絶縁膜１９（第２のゲート絶縁膜）と、ゲート絶縁膜１９の上に設けられた金属ゲート電極２６（第３のゲート絶縁膜）と、を含む。さらに、ＮチャネルＭＯＳＦＥＴは、ゲート絶縁膜１９と金属ゲート電極２６との間に、金属酸化膜２４を有している。
金属酸化膜２４としては、例えば、Ｌａ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２から選択される材料を用いることができる。本実施形態では、Ｌａ２Ｏ３を用いた例を示す。また、ＰチャネルＭＯＳＦＥＴの金属酸化膜２４と同様に、金属酸化膜２４の膜厚は、たとえば０．１ｎｍ以上１０．０ｎｍ以下とすることができる。
ゲート絶縁膜１９は、界面絶縁膜１６と、界面絶縁膜１６(シリコン酸窒化膜)よりも誘電率の高い高誘電率膜１８と、からなる。界面絶縁膜１６としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を用いることができる。高誘電率膜１８としては、例えばＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２等を用いることができる。本実施形態においては、ＨｆＯ２を用いた例を示す。また、ゲート絶縁膜１９は、多層構造でもよいが、これに限定されずに、単層(高誘電率膜１８)でもよい。
ＮチャネルＭＯＳＦＥＴのゲート電極６１は、金属酸化膜２４と、金属ゲート電極２６と、シリコン電極５０と、シリサイド層６０と、が積層した膜から構成されている。
金属ゲート電極２６としては、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌを用いることができる。本実施形態では、金属ゲート電極２６にＴｉＮを用いた例を示す。
ＮチャネルＭＯＳＦＥＴにおいては、金属酸化膜２４は設けられていてもよいし、設けなくてもよい。しかし、後述するように、ＮチャネルＭＯＳＦＥＴでは、高誘電率膜１８と金属ゲート電極２６との間に、Ｌａ２Ｏ３からなる金属酸化膜２４を有することにより、閾値電圧の制御もすることができる。よって、ＮチャネルＭＯＳＦＥＴにおいても、金属酸化膜２４も設けたほうが、半導体装置１全体として見た場合、優れた特性を有する。
次に、本発明の実施の形態にかかる半導体装置の製造方法について図２〜６を参照して説明する。
本実施の形態の半導体装置の製造方法は、半導体基板１０(シリコン基板)上にゲート絶縁膜(ゲート絶縁膜２１)を形成する工程と、ゲート絶縁膜２１上に、第１の金属ゲート電極層(金属ゲート電極２０)を形成する工程と、金属ゲート電極２０の上に金属酸化膜２４を形成する工程と、金属酸化膜２４の上に第２の金属ゲート電極層(金属ゲート電極２６)を形成する工程と、を含む。
また、半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える場合には、本実施の形態の半導体装置の製造方法は、半導体基板１０の第１導電型チャネルＭＯＳＦＥＴ形成予定領域および第２導電型チャネルＭＯＳＦＥＴ形成予定領域のそれぞれに第１のゲート絶縁膜(ゲート絶縁膜２１)および第２のゲート絶縁膜(ゲート絶縁膜１９)を形成する工程と、ゲート絶縁膜２１上に、第１の金属ゲート電極層(金属ゲート電極２０)を形成する工程と、金属ゲート電極２０上およびゲート絶縁膜１９の上のそれぞれに金属酸化膜(金属酸化膜２４)を形成する工程と、第１導電型チャネルＭＯＳＦＥＴ形成予定領域の金属酸化膜２４の上に第２の金属ゲート電極膜(金属ゲート電極２６)を形成するとともに、第２導電型チャネルＭＯＳＦＥＴ形成予定領域の金属酸化膜２４の上に第３の金属ゲート電極膜(金属ゲート電極２６)を形成する工程と、を含む。
まず、図２（ａ）に示すように、半導体基板１０上に素子分離酸化膜１２を形成する。形成方法は、従来用いられているＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。その後、ＮチャネルＭＯＳＦＥＴ形成領域にＰ−ウエル１４、ＰチャネルＭＯＳＦＥＴ形成領域にＮ−ウエル１５を形成する。そして、ＮチャネルＭＯＳＦＥＴ形成領域およびＰチャネルＭＯＳＦＥＴ形成領域に、界面絶縁膜１６として１．０ｎｍのシリコン酸窒化膜を形成する（図２（ｂ））。形成方法は、硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成し、つづいて、プラズマ窒化を用いて形成する。
その後、図２（ｃ）に示すように、界面絶縁膜１６上に高誘電率膜１８を形成する。高誘電率膜１８は、ＨｆＳｉＯＮ、ＨｆＯ２、ＺｒＯ２から選ばれる絶縁膜である。本実施形態では、ＨｆＯ２膜を用いた。高誘電率膜１８の膜厚は、たとえば１．０ｎｍ以上、５．０ｎｍ以下である。形成方法としては、ＣＶＤ法、ＡＬＣＶＤ法、スパッタ法等を用いることができる。
そして、図２（ｄ）に示すように、ＮチャネルＭＯＳＦＥＴ形成予定領域およびＰチャネルＭＯＳＦＥＴ形成予定領域における高誘電率膜１８上の全面に、金属ゲート電極２０を形成する。金属ゲート電極２０はＡｌ、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌから選ばれる金属である。本実施形態ではＡｌを用いた。膜厚は、たとえば１．０ｎｍ以上、２０．０ｎｍ以下である。
次に、金属ゲート電極２０の全面を覆うように、レジストを形成した後、図３（ａ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域におけるレジストを開口して、ＮチャネルＭＯＳＦＥＴ形成領域の金属ゲート電極２０を露出する。これによって、レジストマスク２２を形成する（図３（ａ））。
続いて、ＮチャネルＭＯＳＦＥＴ形成領域の金属ゲート電極２０を除去する。これにより、ＮチャネルＭＯＳＦＥＴ形成領域に、金属ゲート電極２０の開口部を形成する。除去には、Ｈ２Ｏ２液によるＷｅｔエッチング、もしくはＤｒｙエッチングを用いることができる。さらに、有機剥離液を用いてウエット処理により、レジストマスク２２を除去する（図３（ｂ））。レジストマスク２２の除去には、有機剥離液以外に、酸素プラズマアッシング、Ｈ２／Ｎ２アッシング等を用いてもよい。
次に、図３（ｃ）に示すように、金属酸化膜２４を形成する。金属酸化膜２４は、Ｌａ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２から選ばれる。本実施形態では、Ｌａ２Ｏ３を用いた。膜厚は、たとえば０．１ｎｍ以上、１０．０ｎｍ以下の範囲である。形成方法としては、ＣＶＤ法、ＡＬＣＶＤ法、スパッタ法等を用いることができる。
続いて、金属酸化膜２４の全面を覆うように、金属ゲート電極２６を形成する。金属ゲート電極２６としては、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌを用いることができる。本実施形態では、金属ゲート電極２６にＴｉＮを用いる。
続いて、金属ゲート電極２６上にシリコン電極２８を形成する。シリコン電極２８は、アモルファスシリコンから構成されている。シリコン電極２８(アモルファスシリコン)の膜厚は、たとえば１０ｎｍ以上、１００ｎｍ以下である。シリコン電極２８として、アモルファスシリコン以外に、ポリシリコンを用いてもよい。
その後、ハードマスク３０を成膜する。ハードマスク３０は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である（図３（ｄ））。
さらに、図４（ａ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域(Ｐウエル１４)およびＰチャネルＭＯＳＦＥＴ形成領域(Ｎウエル１５)のそれぞれのゲート電極形成予定領域上に、レジストマスク３２を形成する。
次に、Ｄｒｙエッチング及びＷｅｔ処理により、図４（ｂ）に示すように、ゲート絶縁膜およびゲート電極をゲート形状に加工する。その後、図４（ｂ）に示すように、ハードマスク３０を除去する。
そして、シリコン窒化膜をＡＬＣＶＤ法より形成し、図４（ｃ）に示すように、オフセットスペーサー３４を形成する。オフセットスペーサー用の膜は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。
その後、レジストマスク３６によりＰチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、ＮチャネルＭＯＳＦＥＴ形成領域に、Ｅｘｔｅｎｓｉｏｎ領域３８をイオン注入により形成する（図４（ｄ））。注入条件は、たとえば、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度である。続いて、ＰチャネルＭＯＳＦＥＴ領域に、同様にレジストマスク４０にてＮチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、Ｅｘｔｅｎｓｉｏｎ領域４２をイオン注入により形成する（図５（ａ））。注入条件は、たとえば、ＢＦ２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ２ ０度、Ａｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ２ ３０度である。
続いて、シリコン窒化膜もしくはシリコン酸化膜を成膜し、ドライエッチングにより、図５（ｂ）に示すように、サイドウォールスペーサー４４を形成する。
その後、レジストマスク４６によりＰチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、ＮチャネルＭＯＳＦＥＴ形成領域に、Ｄｅｅｐ ＳＤ領域４８をイオン注入により形成する（図５（ｃ））。注入条件は、Ａｓ ２０ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度である。この時、シリコン電極２８にもイオン注入が行われ、Ｎ型シリコン電極５０が形成される。
続いて、ＰチャネルＭＯＳＦＥＴ形成領域に、同様にレジストマスク５２にてＮチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、Ｄｅｅｐ ＳＤ領域５４をイオン注入により形成する（図５（ｄ））。注入条件は、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ２ ０度である。この時、シリコン電極２８にもイオン注入が行われ、Ｐ型シリコン電極５６が形成される。
そして、レジストマスク除去後、熱処理を行い、Ｅｘｔｅｎｓｉｏｎ、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、たとえば、１０５０℃、０秒である。
その後、図６（ａ）に示すように、シリサイド膜５８、６０、６２、６４を形成する。シリサイド膜の形成方法は、たとえば次に示す方法を用いることができる。まず、ＮｉＰｔ合金膜をスパッタ法により、膜厚８ｎｍ程度形成する。ＮｉＰｔ合金膜中のＰｔ含有量は約５％である。続いて、温度３７５℃で熱処理して、１次シリサイド層を形成する。そして、未反応のＮｉＰｔ膜を王水により除去し、１次シリサイド層の表面を露出させる。次に温度５００℃で、熱処理することにより、２次シリサイド膜を形成する。これにより、シリサイド層６０、６２、６４、６６が形成される（図６（ａ））。シリサイド膜としては、ＮｉＰｔＳｉ以外に、ＮｉＳｉ、ＰｔＳｉを用いてもよい。
次に、図６（ｂ）に示すように、コンタクトエッチングストッパー膜６６を成膜する。膜種は、たとえばシリコン窒化膜等を用いることができる。膜厚は、たとえば１０ｎｍ以上、１００ｎｍ以下とすることができる。さらに、図６（ｃ）に示すように、シリコン酸化膜からなる層間絶縁膜６８を成膜した後、図６（ｄ）に示すようにコンタクト７０を形成する。このようにして、図１に示す、半導体装置１が製造される。
次に、本実施形態の作用効果を説明する。
上記の実施形態における半導体装置においては、ＰチャネルＭＯＳＦＥＴの金属ゲート電極２０（第１の金属ゲート電極）と、金属ゲート電極２６（第２の金属ゲート電極）との間に、金属酸化膜２４(金属酸化物)が介在している。金属酸化物は、シリコン酸化物や金属窒化物よりも標準生成エンタルピーが低いため、熱的に安定である。したがって、金属酸化膜２４と上下の金属ゲート電極との化学反応を抑制し、かつ金属ゲート電極を構成する金属原子が第１の金属ゲート電極層に拡散することを防ぐことができる。このため、金属ゲート電極を有するＭＯＳＦＥＴの仕事関数を十分に制御することができ、閾値電圧の変動を抑制するという優れた効果を有する。これにより、閾値電圧の制御性に優れた半導体装置が得られる。
ここで、標準生成エンタルピー(以下、Ｈと略すときもある［ｋＪ／ｍｏｌ］)の具体的な値を比較してみる。標準生成エンタルピー値の出典は、「化学便覧 基礎編 改訂５版 発行所：丸善株式会社 編者：社団法人日本化学会」である。
金属酸化物(金属酸化膜２４)の標準生成エンタルピーは、Ｌａ２Ｏ３では、−１７９３．７ｋＪ／ｍｏｌ、Ａｌ２Ｏ３では、−１６７５．７ｋＪ／ｍｏｌ、Ｔａ２Ｏ５では、−２０４６ｋＪ／ｍｏｌ、ＺｒＯ２では、−１１００．５６ｋＪ／ｍｏｌ、ＨｆＯ２では、−１１４４．７ｋＪ／ｍｏｌである。一方、シリコン酸化物であるＳｉＯ２の標準生成エンタルピーは、−９１０．９４ｋＪ／ｍｏｌである。よって、シリコン酸化物よりも金属酸化物のほうが安定であることがわかる。上記出典に記載されているとおり、金属窒化物より金属酸化物の標準生成エンタルピーが低いので、Ａｌ２Ｏ３等の金属酸化物のほうが安定である。
一般的に、標準生成エンタルピーの負の絶対値の大きさは、酸化物の還元されにくさを示す。
しかしながら、発明者は、ＭＯＳＦＥＴ中のゲート電極の技術分野においては、シリコン酸化物や金属窒化は還元され分解されてしまうため、シリコン酸化物や金属窒化物程度のＨの負の絶対値の大きさでは足りないことを発見した。
これに対して、本発明においては、上記金属酸化物の標準生成エンタルピーは、シリコン酸化物や金属窒化物程度のＨの負の絶対値より大きい、−１０００ｋＪ／ｍｏｌ以上とすることができる。Ｈが−１０００ｋＪ／ｍｏｌ以上であると、上記技術分野において、金属酸化物は、特に還元されにくくなり熱に対して安定性を示す。このため、金属酸化物は、他の金属膜等と化学反応を起こしにくくなる。また、金属酸化物は熱的に安定となり、酸素欠損が形成され難くなる。このため、金属原子が金属酸化物(金属酸化膜２４)を介して拡散することを抑制することができる。
また、特に、金属酸化物について還元反応が起きにくくする観点から、本発明の金属酸化物の酸素単位あたりの標準生成エンタルピーは、−５００ｋＪ／ｍｏｌ以上とすることができる。
次に、特許文献１に記載の発明と対比しつつ本実施の形態の効果について説明する。
例えば、ゲート絶縁膜上に、ＴｉＮ、ＳｉＯ２、ＴｉＮを積層したゲート電極構造を用いた場合（特許文献１の構成）を考えると、標準生成エンタルピーから、金属酸化物の場合に比べてＳｉＯ２は容易に分解されて、ＴｉＯ２に化学変化してしまう。このため、仕事関数制御が不十分となって、閾値電圧の変動を生じる。
また、ゲート絶縁膜上に、Ａｌ、ＳｉＯ２、ＴｉＮを積層したゲート電極構造を用いた場合（特許文献１の構成）を考えると、標準生成エンタルピーから、上層のＴｉがＳｉＯ２を突き抜けてＡｌ中にまで容易に拡散してしまう。このため、仕事関数制御が不十分となって、閾値電圧の変動を生じる。
これに対して、本実施形態では、ＮチャネルＭＯＳＦＥＴにおいて、ＨｆＯ２からなる高誘電率膜１８とＴｉＮからなる金属ゲート電極２６との間に、Ｌａ２Ｏ３からなる金属酸化膜２４を有する。これにより、ＮチャネルＭＯＳＦＥＴにおいても閾値電圧の制御もすることができる。つまり、ＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴともに、閾値電圧の制御を安定して行うことができる。Ｌａ２Ｏ３に代えて、金属酸化膜２４としてＡｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２を用いた場合にも同様の効果が得られた。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。
例えば、上記実施形態では、ＰチャネルＭＯＳＦＥＴの金属ゲート電極２０と金属ゲート電極２６を構成する材料が異なる場合を示したが、金属ゲート電極２０と金属ゲート電極２６を構成する材料は同じであってもよい。
１ 半導体装置
１０ 半導体基板
１２ 素子分離用絶縁膜
１４ Ｐ−ウエル
１５ Ｎ−ウエル
１６ 界面絶縁膜
１８ 高誘電率膜
１９ ゲート絶縁膜
２０ 金属ゲート電極
２１ ゲート絶縁膜
２２ レジストマスク
２４ 金属酸化膜
２６ 金属ゲート電極
２８ シリコン電極層
３０ ハードマスク
３２ レジストマスク
３４ オフセットスペーサー
３６ レジストマスク
３８ エクステンション領域
４０ レジストマスク
４２ エクステンション領域
４４ サイドウォールスペーサー膜
４６ レジストマスク
４８ Ｄｅｅｐ ＳＤ領域
５０ Ｎ型シリコン電極層
５２ レジストマスク
５４ Ｄｅｅｐ ＳＤ領域
５６ Ｐ型シリコン電極層
５８ シリサイド層
６０ シリサイド層
６１ ゲート電極
６２ シリサイド層
６４ シリサイド層
６５ ゲート電極
６６ コンタクトエッチングストッパー膜
６８ 層間絶縁膜
７０ コンタクト

Claims (19)

  1. 半導体基板上に第１導電型チャネルＭＯＳＦＥＴを備える半導体装置であって、
    前記半導体基板の上に設けられた第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜の上に設けられた第１の金属ゲート電極と、
    前記第１の金属ゲート電極の上に設けられた金属酸化膜と、
    前記金属酸化膜の上に設けられた第２の金属ゲート電極と、を含む、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体基板上に、第２導電型チャネルＭＯＳＦＥＴをさらに備え、
    前記第２導電型チャネルＭＯＳＦＥＴは、
    前記半導体基板の上に設けられた前記第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜の上に設けられた第３の金属ゲート電極と、を含む、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第２導電型チャネルＭＯＳＦＥＴは、前記第２のゲート絶縁膜と前記第３の金属ゲート電極との間に、金属酸化膜をさらに含む、半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記金属酸化膜は、Ｌａ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２からなる群から選択される少なくとも一つを含む、半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記金属酸化膜の膜厚は、０．１ｎｍ以上１０．０ｎｍ以下である、半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記第１の金属ゲート電極は、Ａｌ、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌからなる群から選択される少なくとも一つを含む、半導体装置。
  7. 請求項１乃至６いずれかに記載の半導体装置において、
    前記第２の金属ゲート電極は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌからなる群から選択される少なくとも一つを含む、半導体装置。
  8. 請求項２乃至７いずれかに記載の半導体装置において、
    前記第３の金属ゲート電極は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌからなる群から選択される少なくとも一つを含む、半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第１導電型チャネルＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴである、半導体装置。
  10. 請求項２乃至９いずれかに記載の半導体装置において、
    前記第２導電型チャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴである、半導体装置。
  11. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、第１の金属ゲート電極層を形成する工程と、
    前記第１のゲート電極層の上に金属酸化膜を形成する工程と、
    前記金属酸化膜の上に第２の金属ゲート電極層を形成する工程と、を含む、半導体装置の製造方法。
  12. 半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置の製造方法であって、
    前記半導体基板の第１導電型チャネルＭＯＳＦＥＴ形成予定領域および第２導電型チャネルＭＯＳＦＥＴ形成予定領域のそれぞれに第１のゲート絶縁膜および第２のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上に、第１の金属ゲート電極層を形成する工程と、
    前記第１の金属ゲート電極層上および前記第２のゲート絶縁膜の上のそれぞれに金属酸化膜を形成する工程と、
    前記第１導電型チャネルＭＯＳＦＥＴ形成予定領域の前記金属酸化膜の上に第２の金属ゲート電極膜を形成するとともに、前記第２導電型チャネルＭＯＳＦＥＴ形成予定領域の前記金属酸化膜の上に第３の金属ゲート電極膜を形成する工程と、を含む、半導体装置の製造方法。
  13. 請求項１１または１２に記載の半導体装置の製造方法において、
    前記金属酸化膜は、Ｌａ２Ｏ３、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２からなる群から選択される少なくとも一つからなること、を特徴とする半導体装置の製造方法。
  14. 請求項１１乃至１３いずれかに記載の半導体装置の製造方法において、
    前記金属酸化膜の膜厚は、０．１ｎｍ以上１０．０ｎｍ以下である、半導体装置の製造方法。
  15. 請求項１１乃至１４いずれかに記載の半導体装置の製造方法において、
    前記第１の金属ゲート電極層は、Ａｌ、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌからなる群から選択される少なくとも一つからなること、を特徴とする半導体装置の製造方法。
  16. 請求項１１乃至１５いずれかに記載の半導体装置の製造方法において、
    前記第２の金属ゲート電極は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌからなる群から選択される少なくとも一つからなること、を特徴とする半導体装置の製造方法。
  17. 請求項１２乃至１６いずれかに記載の半導体装置の製造方法において、
    前記第３の金属ゲート電極は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌからなる群から選択される少なくとも一つを含む、半導体装置の製造方法。
  18. 請求項１２乃至１７いずれかに記載の半導体装置の製造方法において、
    前記第１導電型チャネルＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴである、半導体装置の製造方法。
  19. 請求項１２乃至１８いずれかに記載の半導体装置の製造方法において、
    前記第２導電型チャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴである、半導体装置の製造方法。
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