JP5579313B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

近年、ＬＳＩの微細化の進展にともない、各ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成するポリシリコンゲート電極の空乏化による駆動電流の劣化と、ゲート絶縁膜の薄膜化によるゲートリーク電流が問題となっている。そこで、金属ゲート電極を用いることにより電極の空乏化を回避する技術、およびゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する技術が検討されている。

金属ゲート電極と高誘電率絶縁膜を用いたＭＯＳＦＥＴの一つとして、半導体基板上にＳｉＯ２等の界面絶縁膜、高誘電率絶縁膜、金属ゲート電極、ポリシリコンゲート電極を積層した構造がある。かかる構造を有するＭＯＳＦＥＴにおいては、閾値電圧の調整が重要である。ＮチャネルＭＯＳＦＥＴでは、界面絶縁膜と高誘電率絶縁膜との間に、金属ゲート電極と異なる微量の金属を局在させることにより、仕事関数を制御して閾値電圧を低減することが可能である。

特許文献１には、ＳｉＯ_２等の下地絶縁膜の上に、ハフニウムシリケート絶縁膜を形成した後、フォトリソグラフィと金属エッチングプロセスによって金属材料をパターニングすることにより、ＮチャネルＭＯＳＦＥＴのハフニウムシリケート絶縁膜上にのみ金属タンタル膜を形成する技術が開示されている。
また、特許文献２には、ＳｉＯ_２からなるゲート絶縁膜を有するＭＯＳＦＥＴにおいて、ＳｉＯ_２ゲート絶縁膜の表面からＬａ等の金属元素を熱拡散させる技術が開示されている。これにより、ＳｉＯ_２ゲート絶縁膜の表面で金属元素濃度が最も高く、ゲート絶縁膜の深さが深くなるにつれ金属元素濃度は低下し、ゲート絶縁膜の表面から一定の深さで金属元素濃度が概ねゼロとなるゲート絶縁膜構造が製造される。

特開２００８−５３２８３号公報 ＷＯ２００４／００８５４４

ここで、図８、図９を用いて、フォトリソグラフィと金属エッチングプロセスによる金属材料のパターニング法により、ＮチャネルＭＯＳＦＥＴの界面絶縁膜であるシリコン酸化膜１１６と高誘電率絶縁膜であるＨｆＯ_２膜１１８の間にのみ、Ｌａを局在させた半導体装置の製造方法の一例を説明する。

まず、図８（ａ）に示すように、半導体基板１１０上に、シリコン酸化膜１１６、ＨｆＯ_２膜１１８を形成する。次に、スパッタリング法等を用い、ＨｆＯ_２膜１１８上全面に、Ｌａ膜１２０を堆積する。半導体基板１１０には、予めＮチャネルＭＯＳＦＥＴ形成領域であるＰウエル１１２、ＰチャネルＭＯＳＦＥＴ形成領域であるＮウエル１１３、及び素子分離用絶縁膜１１１が形成されている。

続いて、図８（ｂ）に示すように、Ｐウエル１１２に形成されたＬａ膜１２０のみを覆うようにレジストマスク１２２を形成する。そして、レジストマスク１２２をマスクとして、ＰチャネルＭＯＳＦＥＴ形成領域において露出しているＬａ膜１２０を希塩酸でウエットエッチング（図８（ｃ））した後、Ｈ_２／Ｎ_２プラズマアッシングにより、レジストマスク１２２を除去する。これにより、図９（ａ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域のみＬａ膜１２０が形成され、ＰチャネルＭＯＳＦＥＴ形成領域においてはＨｆＯ_２膜１１８が露出される。

次に、図９（ｂ）に示すように、金属ゲート電極１２４、ポリシリコン電極１２６を形成する。さらに、図９（ｃ）のように、ゲート電極加工がなされる。その後、ソース／ドレイン領域形成のための不純物注入、サイドウォール形成、熱処理等が行われ、ＮチャネルおよびＰチャネルＭＯＳＦＥＴが形成される（図示せず）。ＮチャネルＭＯＳＦＥＴにおいては、熱処理により、ＬａがＨｆＯ_２膜１１８中、およびＨｆＯ_２膜１１８とシリコン酸化膜１１６との界面に拡散する。

この半導体装置の製造方法の場合、ＰチャネルＭＯＳＦＥＴ形成領域に形成されたＨｆＯ_２膜１１８上にＬａ膜１２０を一度形成した後、ＰチャネルＭＯＳＦＥＴ形成領に位置するＬａ膜１２０をウエットエッチングにより取り除くという処理が行われている。かかる場合、図８（ｃ）に示すように、ＰチャネルＭＯＳＦＥＴ形成領域に形成されたＨｆＯ_２膜１１８上のＬａ膜１２０が、ウエットエッチングにより十分に除去されず、例えば１Ｅ１４ａｔｏｍｓ／ｃｍ^２程度のＬａ１２１がＨｆＯ_２膜１１８の表面に残留してしまう。そして、Ｌａ１２１が残留した状態で、その上に金属ゲート電極１２４、及び、ポリシリコン電極１２６を形成すると、ＰチャネルＭＯＳＦＥＴの閾値電圧が上昇するという問題が生じる。

本発明の半導体装置の製造方法は、半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置の製造方法であって、前記半導体基板の第１導電型チャネルＭＯＳＦＥＴ形成領域および第２導電型チャネルＭＯＳＦＥＴ形成領域にゲート絶縁膜を形成する工程と、前記第１導電型チャネルＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜の上に開口部を有し、かつ、前記第２導電型チャネルＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜を覆うマスクを形成する工程と、前記第１導電型チャネルＭＯＳＦＥＴ形成領域に位置する前記ゲート絶縁膜上、および第２導電型チャネルＭＯＳＦＥＴ形成領域に形成された前記マスク上に第１の金属層を形成する工程と、 前記第１導電型チャネルＭＯＳＦＥＴ形成領域に形成された前記ゲート絶縁膜中に、前記第１の金属層を形成する金属を熱処理により拡散させる工程と、を含む、ことを特徴とする。

また、本発明の半導体装置は、半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置であって、前記第１導電型チャネルＭＯＳＦＥＴは、前記半導体基板の上に第１の金属を含有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜の上に設けられた第２の金属からなる金属ゲート電極と、を備え、前記第１のゲート絶縁膜中における前記第１の金属の濃度は、前記第１のゲート絶縁膜と前記第２の金属からなる金属ゲート電極との界面から前記半導体基板に向かって減少し、かつ前記第１のゲート絶縁膜中に極大値を持つプロファイルを有し、前記第２導電型チャネルＭＯＳＦＥＴは、前記半導体基板の上に形成された第２のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた第２の金属からなる金属ゲート電極と、を備えることを特徴とする。

上記構成によれば、第１導電型チャネルＭＯＳＦＥＴのゲート絶縁膜上に金属膜が位置し、かつ第２導電型チャネルＭＯＳＦＥＴのゲート絶縁膜と金属膜の間にマスクが位置する状態で、第１の金属層を形成する金属をゲート絶縁膜に対して熱拡散させる。このため、第２導電型チャネルＭＯＳＦＥＴのゲート絶縁膜上に第１の金属層を形成する金属が残留しない。

本発明によれば、半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置において、第２導電型チャネルＭＯＳＦＥＴのゲート絶縁膜上に第１の金属層を形成する金属が残留しない。このため、第２導電型ＭＯＳＦＥＴの閾値電圧の上昇を防ぎつつ、第１導電型チャネルＭＯＳＦＥＴの閾値電圧の制御を確実に行うことができる。

本発明の実施形態の半導体装置を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 本発明の実施形態の半導体装置の製造工程を示す断面図である。 従来の半導体装置の製造工程の一例を示す断面図である。 従来の半導体装置の製造工程の一例を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１（ａ）は、本実施形態における半導体装置１を示す断面図である。半導体装置１は、シリコンなどの半導体基板１０上に、ＮチャネルＭＯＳＦＥＴ（第１導電型チャネルＭＯＳＦＥＴ）とＰチャネルＭＯＳＦＥＴ（第２導電型チャネルＭＯＳＦＥＴ）を備える。ＮチャネルＭＯＳＦＥＴはＰウエル１４に形成されており、ＰチャネルＭＯＳＦＥＴはＮウエル１５に形成されている。ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴは、素子分離用絶縁膜１２によって分離されている。

ＮチャネルＭＯＳＦＥＴは、半導体基板１０上に設けられたＬａを含有するゲート絶縁膜２５（第１のゲート絶縁膜）と、金属ゲート電極２８を有する。金属ゲート電極２８を形成する金属は、ＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌからなる群から選択される少なくとも一つである。ゲート絶縁膜２５は、界面絶縁膜１６と、界面絶縁膜１６よりも誘電率の高い高誘電率膜２６と、からなる。界面絶縁膜１６としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を用いることができる。高誘電率膜２６としては、例えばＨｆＯ_２又はＺｒＯ_２等を用いることができる。なお、ＮチャネルＭＯＳＦＥＴのゲート電極６３は、金属ゲート電極２８と、シリコン電極５２と、シリサイド層６２と、が積層した膜から構成されている。

図１（ｂ）は、ゲート絶縁膜２５中のＬａ濃度プロファイルを示す図である。ゲート絶縁膜２５中におけるＬａの濃度は、ゲート絶縁膜２５と金属ゲート電極２８との界面から、半導体基板１０に向かって減少し、かつゲート絶縁膜２５中に極大値を持つプロファイルを有する。より詳細には、Ｌａの濃度は、高誘電率膜２６と金属ゲート電極２８との界面から界面絶縁膜１６に向かって減少し、高誘電率膜２６と界面絶縁膜１６との界面において上昇して極大値を形成するプロファイルを有する。

Ｌａは、ＮチャネルＭＯＳＦＥＴの閾値電圧制御用金属として用いられる。ＮチャネルＭＯＳＦＥＴにおいては、高誘電率膜２６と界面絶縁膜１６との界面に存在するＬａにより、閾値電圧の制御が可能である。なお閾値電圧制御用金属は、Ｌａ、Ｄｙ、Ｌａ_２Ｏ_３、Ｄｙ_２Ｏ_３からなる群から選択される少なくとも一つを用いることができる。

ＰチャネルＭＯＳＦＥＴは、半導体基板１０上に設けられたゲート絶縁膜２７（第２のゲート絶縁膜）と、金属ゲート電極２８を有する。ゲート絶縁膜２７は、界面絶縁膜１６と、界面絶縁膜１６よりも誘電率の高い高誘電率膜１８と、からなる。界面絶縁膜１６としては、例えばシリコン酸窒化膜、シリコン酸化膜、シリコン窒化膜等を用いることができる。高誘電率膜１８としては、例えばＨｆＯ_２又はＺｒＯ_２等を用いることができる。高誘電率膜１８は、その内部および上下の界面において、Ｌａを含まない。なお、ＰチャネルＭＯＳＦＥＴのゲート電極６７は、金属ゲート電極２８と、シリコン電極５８と、シリサイド層６６と、が積層した膜から構成されている。

なおＮチャネルＭＯＳＦＥＴは、さらにＥｘｔｅｎｓｉｏｎ領域４０、Ｄｅｅｐ ＳＤ領域５０、及びシリサイド層６０を有している。またＰチャネルＭＯＳＦＥＴは、さらにＥｘｔｅｎｓｉｏｎ領域４４、Ｄｅｅｐ ＳＤ領域５６、及びシリサイド層６４を有している。ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴ上には層間膜７０が形成されている。層間膜７０には、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴに接続するコンタクト７２が埋め込まれている。

次に、本発明の実施の形態にかかる半導体装置の製造方法について図２〜７を参照して説明する。まず、図２（ａ）に示すように、半導体基板１０上に素子分離用絶縁膜１２を形成する。素子分離用絶縁膜１２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成される。その後、ＮチャネルＭＯＳＦＥＴ形成領域にＰウエル１４を形成し、かつＰチャネルＭＯＳＦＥＴ形成領域にＮウエル１５を形成する。

そして図２（ｂ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域およびＰチャネルＭＯＳＦＥＴ形成領域に、界面絶縁膜１６として１．０ｎｍのシリコン酸窒化膜を形成する。界面絶縁膜１６は、例えば硫酸／過酸化水素水混合液、オゾン水、塩酸／オゾン水、熱酸化後によりシリコン酸化膜を形成し、つづいて、プラズマ窒化を行うことにより形成される。

その後、図２（ｃ）に示すように、界面絶縁膜１６上に高誘電率膜１８を形成する。高誘電率膜１８は、ＨｆＯ_２及びＺｒＯ_２から選ばれる絶縁膜である。本実施形態では、ＨｆＯ_２膜を用いた。高誘電率膜１８の膜厚は、１．０ｎｍ以上、５．０ｎｍ以下である。高誘電率膜１８の形成方法は、ＣＶＤ法、ＡＬＣＶＤ法、スパッタ法から選択される方法である。

そして、図２（ｄ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域およびＰチャネルＭＯＳＦＥＴ形成領域における高誘電率膜１８上の全面に、シリコン酸化膜２０を形成する。シリコン酸化膜２０の膜厚は、２ｎｍ以上１０ｎｍ以下である。シリコン酸化膜２０の形成方法は、例えばＣＶＤ法、スパッタ法等が使用できる。シリコン酸化膜２０は、後で述べるように、ＬａをＮチャネルＭＯＳＦＥＴの高誘電率膜中に選択的に拡散する際のハードマスクとして用いられる。Ｌａ拡散のハードマスクとしての使用を考えると、シリコン酸化膜以外にアモルファスカーボン又はシリコン窒化膜等を用いてもよい。

次に図３（ａ）に示すように、シリコン酸化膜２０の全面を覆うように、レジストを形成した後、ＮチャネルＭＯＳＦＥＴ形成領域におけるレジストを開口して、ＮチャネルＭＯＳＦＥＴ形成領域のシリコン酸化膜２０を露出する。これによって、レジストマスク２２を形成する。

続いて図３（ｂ）に示すように、ＮチャネルＭＯＳＦＥＴ形成領域のシリコン酸化膜２０を除去する。これにより、ＮチャネルＭＯＳＦＥＴ形成領域に、シリコン酸化膜２０の開口部を形成する。なお、この開口部の縁は、素子分離用絶縁膜１２の上に位置するのが好ましい。シリコン酸化膜２０の除去には、希ＨＦによるＷｅｔエッチングもしくはＤｒｙエッチングを用いることができる。さらに、硫酸−過酸化水素水系溶液を用いてウエット処理により、レジストマスク２２を除去する。レジストマスク２２の除去には、硫酸−過酸化水素水系溶液以外に、酸素プラズマアッシング、Ｈ_２／Ｎ_２アッシング等を用いてもよい。

次いで図３（ｃ）に示すように、全面にＬａ膜２４をスパッタ法により形成する。膜厚は、０．１ｎｍ以上、２．０ｎｍ以下の範囲である。Ｌａ膜２４の代わりに、Ｄｙ膜、Ｌａ_２Ｏ_３膜、Ｄｙ_２Ｏ_３膜を使用することも可能である。

その後、図３（ｄ）に示すように、熱処理により、シリコン酸化膜２０をハードマスクとして、ＮチャネルＭＯＳＦＥＴの高誘電率膜１８中にＬａを拡散させる。これにより、ＮチャネルＭＯＳＦＥＴにＬａを含有する高誘電率膜２６が形成される。熱処理温度は、９００℃以上１１００℃以下である。また、熱処理時間は、１０ｍｓｅｃ以上３０ｓｅｃ以内である。これにより、図１（ｂ）に示すように、Ｌａの濃度は、Ｌａを含有する高誘電率膜２６と金属ゲート電極２８との界面から界面絶縁膜１６に向かって減少するプロファイルとなる。Ｌａはシリコン酸窒化膜である界面絶縁膜１６中での拡散速度が遅いため、高誘電率膜２６と界面絶縁膜１６との界面において局在的に上昇するプロファイルとなる。このとき、シリコン酸化膜２０には、１Ｅ１３ａｔｏｍｓ／ｃｍ^２以下のＬａのみが、シリコン酸化膜２０とＬａ膜２４との界面において反応する。そしてＰチャネルＭＯＳＦＥＴ形成領域の高誘電率膜１８中にはＬａは拡散しない。

次に、図４（ａ）に示すように、余剰のＬａ膜２４を除去する。Ｌａ膜２４の除去には、例えば希塩酸を使用する。その後、図４（ｂ）に示すように希釈ＨＦにより、ＰチャネルＭＯＳＦＥＴ形成領域のシリコン酸化膜２０を除去する。

そして、図４（ｃ）に示すように、第１の金属とは異なる第２の金属からなる金属ゲート電極２８を形成する。金属ゲート電極２８はＴｉＮ、Ｗ、ＴａＮ、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、Ａｌから選ばれる少なくとも１つの金属である。また、金属ゲート電極２８の膜厚は、１．０ｎｍ以上、２０．０ｎｍ以下である。続いて、アモルファスシリコンからなるシリコン電極３０を形成する。シリコン電極３０の膜厚は、１０ｎｍ以上、１００ｎｍ以下である。シリコン電極３０として、アモルファスシリコン以外に、ポリシリコンを用いてもよい。その後、シリコン電極３０の上にハードマスク３２を成膜する。ハードマスク３２は、シリコン酸化膜、シリコン窒化膜から選ばれる膜である。

さらに、図４（ｄ）に示すように、ハードマスク３２の上にレジストマスク３４を形成する。次に、Ｄｒｙエッチング及びＷｅｔ処理により、図５（ａ）に示すように、ゲート絶縁膜およびゲート電極をゲート形状に加工する。その後、図５（ｂ）に示すように、レジストマスク３４及びハードマスク３２を除去する。

そして図５（ｃ）に示すように、シリコン窒化膜をＡＬＣＶＤ法により形成し、オフセットスペーサー３６を形成する。オフセットスペーサー３６用の膜は、シリコン酸化膜もしくは、シリコン窒化膜／シリコン酸化膜の積層構造でもよい。

その後、図５（ｄ）に示すように、レジストマスク３８によりＰチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、ＮチャネルＭＯＳＦＥＴ形成領域に、Ｅｘｔｅｎｓｉｏｎ領域４０をイオン注入により形成する。注入条件は、Ａｓ ２ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ^２ ０度、ＢＦ_２ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ^２ ３０度である。

続いて図６（ａ）に示すように、ＰチャネルＭＯＳＦＥＴ領域に、同様にレジストマスク４２にてＮチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、Ｅｘｔｅｎｓｉｏｎ領域４４をイオン注入により形成する。注入条件は、ＢＦ_２ ３ｋｅＶ ８Ｅ１４ａｔｏｍｓ／ｃｍ^２ ０度、Ａｓ ５０ｋｅＶ ３Ｅ１３ａｔｏｍｓ／ｃｍ^２ ３０度である。

続いて、シリコン窒化膜もしくはシリコン酸化膜を成膜し、その後ドライエッチングを行うことにより、図６（ｂ）に示すように、サイドウォールスペーサー４６を形成する。

その後図６（ｃ）に示すように、レジストマスク４８によりＰチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、ＮチャネルＭＯＳＦＥＴ形成領域に、Ｄｅｅｐ ＳＤ領域５０をイオン注入により形成する。注入条件は、Ａｓ ２０ｋｅＶ ３Ｅ１５ａｔｏｍｓ／ｃｍ^２ ０度、Ｐ ２０ｋｅＶ ５Ｅ１３ａｔｏｍｓ／ｃｍ^２ ０度である。この時、シリコン電極にもイオン注入が行われ、Ｎ型のシリコン電極５２が形成される。

その後、図６（ｄ）に示すようにレジストマスク４８を除去する。続いて、ＰチャネルＭＯＳＦＥＴ領域に、同様にレジストマスク５４にてＮチャネルＭＯＳＦＥＴ形成領域をマスクした状態で、Ｄｅｅｐ ＳＤ領域５６をイオン注入により形成する。注入条件は、Ｂ ７ｋｅＶ ５．０Ｅ１３ａｔｏｍｓ／ｃｍ^２ ０度、ＢＦ２ ９ｋｅＶ ２Ｅ１５ａｔｏｍｓ／ｃｍ^２ ０度である。この時、シリコン電極にもイオン注入が行われ、Ｐ型のシリコン電極５８が形成される。

そして、レジストマスク５４を除去した後、熱処理を行い、Ｅｘｔｅｎｓｉｏｎ、Ｄｅｅｐ ＳＤ領域を活性化させる。熱処理条件は、１０５０℃、０秒である。

その後、図７（ａ）に示すように、シリサイド膜６０、６２、６４、６６を形成する。シリサイド膜６０、６２、６４、６６の形成方法は、次の通りである。まず、ＮｉＰｔ合金膜などの金属膜をスパッタ法により、膜厚８ｎｍ程度形成する。ＮｉＰｔ合金膜中のＰｔ含有量は約５％である。続いて、温度３７５℃で熱処理して、１次シリサイド層を形成する。そして、未反応のＮｉＰｔ膜を王水により除去し、１次シリサイド層の表面を露出させる。次に温度５００℃で、熱処理することにより、２次シリサイド膜を形成する。これにより、例えばＮｉＰｔＳｉからなるシリサイド膜６０、６２、６４、６６が形成される。シリサイド膜６０、６２、６４、６６としては、ＮｉＰｔＳｉ以外に、ＮｉＳｉ、ＰｔＳｉを用いてもよい。

次に、図７（ｂ）に示すように、コンタクトエッチングストッパー膜６８を成膜する。コンタクトエッチングストッパー膜６８の膜種は、シリコン窒化膜。膜厚は、１０ｎｍ以上、１００ｎｍ以下である。さらに、図７（ｃ）に示すように、シリコン酸化膜からなる層間絶縁膜７０を成膜した後、図７（ｄ）に示すようにコンタクト７２を形成する。

次に、本実施形態の作用効果を説明する。上記の実施形態における半導体装置の製造方法においては、図３（ｄ）に示すように、ＰチャネルＭＯＳＦＥＴの高誘電率膜１８がシリコン酸化膜２０からなるハードマスクで覆われた状態で、Ｌａを熱拡散させている。このとき、ＰチャネルＭＯＳＦＥＴ形成領域のシリコン酸化膜２０には、１Ｅ１３ａｔｏｍｓ／ｃｍ^２以下のＬａのみが、シリコン酸化膜２０とＬａ膜２４との界面において反応するため、ＰチャネルＭＯＳＦＥＴ形成領域の高誘電率膜１８中にはＬａは拡散しない。よって、余剰Ｌａ、およびシリコン酸化膜２０を除去した後、ＰチャネルＭＯＳＦＥＴのゲート絶縁膜上にＬａが残留しない。したがって、ＰチャネルＭＯＳＦＥＴの閾値電圧の上昇を防ぎつつ、ＮチャネルＭＯＳＦＥＴの閾値電圧の制御を確実に行うことができる。

また、図３（ｂ）において、レジストマスク２２の除去には、硫酸−過酸化水素水系溶液を用いていることができる。これは、レジストマスク２２の下地がシリコン酸化膜２０であるためである。このようにＨ_２／Ｎ_２プラズマを用いることなくレジストマスク２２を除去することができるため、高誘電率膜やシリコン酸窒化膜が窒化されることがない。よって、ＭＯＳＦＥＴの閾値電圧が変動することはない。このことは、レジストマスク２２のパターニングずれが発生した際、レジストマスク２２を剥がして再プロセスを行う場合において、優れた効果を奏する。

これに対し、図８に示した製造方法では、図８（ｂ）の工程において、パターニングずれ等の発生により、レジスト１２２を剥がして再プロセスを行う際、Ｈ_２／Ｎ_２等の非酸化雰囲気でのアッシングを行う必要がある。この時、Ｈ_２／Ｎ_２プラズマにより、ＨｆＯ_２膜１１８とシリコン酸化膜１１６が窒化され、所望の閾値電圧が変動するという問題が生じる。

なお本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態ではＮチャネルＭＯＳＦＥＴの高誘電率膜１８中にＬａを拡散させ、ＰチャネルＭＯＳＦＥＴの高誘電率膜１８中にはＬａを拡散させない実施形態を例示した。しかし、ＰチャネルＭＯＳＦＥＴの高誘電率膜１８中にＡｌを拡散させ、ＮチャネルＭＯＳＦＥＴの高誘電率膜１８中にはＡｌを拡散させない構成についても本発明は有効である。この場合には、ＮチャネルＭＯＳＦＥＴ形成領域の高誘電率膜１８をシリコン酸化膜からなるハードマスクで覆い、全面にＡｌ膜またはＡｌ_２Ｏ_３膜を形成した後、熱処理により、ＰチャネルＭＯＳＦＥＴの高誘電率膜１８中にＡｌを拡散させればよい。これにより、ＮチャネルＭＯＳＦＥＴの閾値電圧の上昇を防ぎつつ、ＰチャネルＭＯＳＦＥＴの閾値電圧の制御を確実に行うことができることは言うまでもない。

１ 半導体装置
１０ 半導体基板
１２ 素子分離用絶縁膜（ＳＴＩ）
１４ Ｐウエル
１５ Ｎウエル
１６ 界面絶縁膜
１８ 高誘電率膜
２０ シリコン酸化膜（ハードマスク）
２２ レジストマスク
２４ Ｌａ膜
２５ ゲート絶縁膜
２６ 高誘電率膜
２７ ゲート絶縁膜
２８ 金属ゲート電極
３０ シリコン電極
３２ ハードマスク
３４ レジストマスク
３６ オフセットスペーサー
３８ レジストマスク
４０ ＮＭＯＳＦＥＴのエクステンション領域
４２ レジストマスク
４４ ＰＭＯＳＦＥＴのエクステンション領域
４６ サイドウォールスペーサー
４８ レジストマスク
５０ ＮＭＯＦＦＥＴのＤｅｅｐ ＳＤ領域
５２ シリコン電極
５４ レジストマスク
５６ ＰＭＯＳＦＥＴのＤｅｅｐ ＳＤ領域
５８ シリコン電極
６０ シリサイド層
６２ シリサイド層
６３ ゲート電極
６４ シリサイド層
６６ シリサイド層
６７ ゲート電極
６８ コンタクトエッチングストッパー膜
７０ 層間膜
７２ コンタクト

Claims (4)

1. 半導体基板上に第１導電型チャネルＭＯＳＦＥＴと第２導電型チャネルＭＯＳＦＥＴを備える半導体装置であって、
   前記第１導電型チャネルＭＯＳＦＥＴは、
   前記半導体基板の上に第１の金属を含有する第１のゲート絶縁膜と、
   前記第１のゲート絶縁膜の上に設けられた第２の金属からなる金属ゲート電極と、を備え、
   前記第１のゲート絶縁膜中における前記第１の金属の濃度は、前記第１のゲート絶縁膜と前記第２の金属からなる金属ゲート電極との界面から前記半導体基板に向かって減少し、かつ前記第１のゲート絶縁膜中に極大値を持つプロファイルを有し、
   前記第２導電型チャネルＭＯＳＦＥＴは、
   前記半導体基板の上に形成された第２のゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられた第２の金属からなる金属ゲート電極と、を備え、
   前記第２の金属は、ＴａＳｉＮ、Ｒｕ、ＴｉＡｌ、及びＡｌからなる群から選択される少なくとも一つであり、
   前記第１導電型チャネルＭＯＳＦＥＴにおける前記第１のゲート絶縁膜は、
   前記半導体基板上に設けられた第１の絶縁膜と、
   前記第１の絶縁膜上に設けられ前記第１の絶縁膜よりも誘電率の高い第２の絶縁膜と、からなり、
   前記第１の金属の濃度は、前記第２の絶縁膜中において、前記第２の絶縁膜と前記金属ゲート電極との界面から前記第１の絶縁膜に向かって減少し、前記第２の絶縁膜と前記第１の絶縁膜との界面において上昇して極大値を形成するプロファイルを有する、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２導電型チャネルＭＯＳＦＥＴにおける前記第２のゲート絶縁膜は、
   前記半導体基板上に設けられた第１の絶縁膜と、
   前記第１の絶縁膜上に設けられ前記第１の絶縁膜よりも誘電率の高い第２の絶縁膜と、からなり、かつ前記第１の金属を含まないことを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記第１導電型チャネルＭＯＳＦＥＴはＮチャネルＭＯＳＦＥＴであり、
   前記第２導電型チャネルＭＯＳＦＥＴはＰチャネルＭＯＳＦＥＴであり、
   前記第１の金属は、Ｌａ、Ｄｙ、Ｌａ_２Ｏ_３、及びＤｙ_２Ｏ_３からなる群から選択される少なくとも一つである半導体装置。
4. 請求項１〜３のいずれか一項に記載の半導体装置において、
   前記第１および第２のゲート絶縁膜は、ＨｆＯ_２またはＺｒＯ_２である半導体装置。

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