KR20050001430A - 반도체 장치 및 그 제조 방법 - Google Patents

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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

본 발명의 과제는 고유전율 절연막을 이용하는 반도체 장치에 있어서, 고온 열처리에 의한 게이트 절연막의 신뢰성 열화를 방지하고 게이트 전극의 저항을 낮추는 것이다.
고유전율 절연막을 게이트 절연막에 이용하는 반도체 장치에 있어서, 고온 열처리를 필요로 하는 확산층(12)을 먼저 형성하고, 그 후 게이트 절연막(15)을 형성한다. 또한, 오목형으로 형성한 게이트 절연막(15)의 내면을 덮도록 도시하지 않은 버퍼의 다결정 실리콘막을 형성 후에 금속막(17)을 형성하고, 열처리에 의해 반응시켜 금속 규화막(16a)을 형성한다. 이상과 같이 형성함으로써, 게이트 절연막(15)의 신뢰성 열화를 방지한다. 또한, 금속 규화막(16a)의 내면에 금속막(17)이 남도록 형성함으로써 게이트 전극을 저저항화한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 고유전율 절연막을 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI의 고집적화에 수반하여 구성되는 MOS형 전계 효과 트랜지스터(이하, MOSFET라 함)의 미세화가 급속히 진행되고, 게이트 절연막의 막 두께는 실리콘 산화막으로 환산하여 2 ㎚를 하회할 정도로 박막화가 진행되고 있다.
게이트 절연막으로서는, 현재 SiO2또는 그에 N을 첨가한 SiON 등이 이용되고 있고, 장래적으로는 보다 높은 비유전율을 갖는 Hf, Zr의 산화물 및 그에 Si, N, Al 등을 첨가한 고유전율 절연막을 이용하는 검토가 적극적으로 행해지고 있다.
이들 고유전율 절연막을 게이트 절연막으로서 이용하는 경우, 지금까지 이용되어 온 다결정 실리콘의 게이트 전극에서는 게이트 전극의 공핍화에 의해 게이트 용량이 저하되는 것이 문제가 되고 있다. 게이트 용량의 저하는, 실리콘 산화막의 막 두께로 환산하면 약 0.5 ㎚의 막 두께가 증가하는 것에 상당하여 트랜지스터의 특성 열화로 이어진다.
그래서, 게이트 전극의 공핍화를 회피하기 위해, 게이트 전극을 다결정 실리콘으로부터 공핍화가 없는 금속으로 치환하는 검토가 행해지고 있다. 그러나, 금속은 실리콘 산화막이나 고유전체막과 반응하기 쉬우므로, 고온 열처리를 필요로 하는 확산층의 형성 후에 게이트 전극을 형성하는 방법이 제안되어 있다(비특허 문헌 1 참조).
게이트 전극의 금속 퇴적 방법으로서는, 크케 구분하여 스패터링법 등의 물리적 기상 성장법(PVD)과 화학적 기상 성장법(CVD)을 예로 들 수 있지만, 매우 얇은 절연막 상에 금속 전극을 직접 퇴적하는 경우에는 어떠한 방법도 문제가 있다.
금속을 PVD법에 의해 형성하는 경우, 운동 에너지가 큰 금속 입자나 하전된 금속 입자가 직접 절연막 표면에 충돌하기 때문에, 금속과 절연막 계면이나 절연막 내에 결함이 발생할 가능성이 있다.
또한, 금속을 CVD법에 의해 형성하는 경우는 원료 중에 F나 Cl 등의 할로겐이나 유기물이 포함된다. 고유전율 절연막은 할로겐을 포함하는 분위기 중에서 에칭되기 쉽기 때문에, 게이트 전극 형성시에 게이트 절연막이 에칭되어 버릴 가능성이 있다.
또한, 퇴적된 금속 중에는 할로겐이나 C(탄소)가 포함되고, 이후의 열공정에서 절연막 중으로 확산되어 결함을 발생시킬 가능성이 있다.
이들 문제를 해결하는 방법으로서, 다결정 실리콘 전체를 금속과의 열반응을 이용하여 금속 규화물(실리사이드)로 치환하는 방법이 제안되어 있다(비특허 문헌 2 참조).
[비특허 문헌 1]
A. Yagishita et al., IEDM Tech. Dig. (1998), pp. 785 - 788 등
[비특허 문헌 2]
Z. Krivokapic et al., IEDM Tech. Dig. (2002), pp. 275 - 278 등
도16 내지 도23은 게이트 전극 및 확산층에 실리사이드를 형성하는 종래의 반도체 장치의 제조 방법을 반도체 장치의 단면도에 따라 순서대로 설명하는 공정 설명도이다. 통상은 동일 기판 상에 NMOS와 PMOS를 형성하지만, 구조가 동일하기 때문에 NMOS의 단면만을 도시한다.
우선, 도16에 도시한 바와 같이 실리콘을 주체로 하는 반도체 기판(201) 중에 STI(202) 및 P형 웰(203)을 형성한다.
다음에, 도17에 도시한 바와 같이 반도체 기판(201) 표면에 Hf02, HfSiOx, HfAlOx또는 그들에 질소를 첨가한 막으로 이루어지는 게이트 절연막(204) 및 다결정 실리콘막(205)을 형성한다.
다음에, 도18에 도시한 바와 같이 리소그래피에 의해 레지스트 패턴(207)을 형성하고, 이를 마스크로 하여 드라이 에칭에 의해 게이트 전극(206)을 형성한다.
다음에, 도19에 도시한 바와 같이 게이트 전극(206)을 마스크로 하여 N형의 저농도 확산층 영역(이하, 연장부라 함)(208) 및 P형의 포켓 이온 주입 영역(이하, Halo라 함)(209)을 형성한다.
다음에, 도20에 도시한 바와 같이 LPCVD 및 드라이 에칭에 의해 게이트 측벽(210)을 형성한다.
다음에, 도21에 도시한 바와 같이 게이트 전극(206) 및 게이트 측벽(210)을 마스크로 하여 이온 주입에 의해 N형 소스/드레인(211)을 형성한다.
다음에, 도22에 도시한 바와 같이 N형 소스/드레인(211) 및 게이트 전극(206) 표면의 자연 산화막을 제거하고, 실리사이드를 형성하기 위한 금속(212)을 퇴적한다.
다음에, 도23에 도시한 바와 같이 질소 분위기 중에서 어닐을 행하여 금속(212)(도22 참조)과 실리콘을 반응시키고, 미반응의 금속을 제거하고 N형 소스/드레인(211)의 표층부를 실리사이드화하여 실리사이드층(213)을 형성하는 동시에, 게이트 전극(206)(도22 참조) 전체를 완전히 실리사이드화하여 실리사이드화 게이트 전극(214)을 형성한다.
이 후, 통상의 기술을 이용하여 게이트 전극(214) 상에 층간 절연막, 콘택트 및 배선을 형성한다. 이들 공정은 이 분야에서 이미 알려져 있으므로 설명은 생략한다.
그러나, 상기 종래의 반도체 장치에 있어서 Hf, Zr의 산화물 및 그들 산화물에 Si, N, Al 등을 첨가한 고유전율 절연막을 게이트 절연막으로서 이용하여 게이트 절연막을 형성 후에 확산층을 형성하면, 확산층 형성을 위한 고온 열처리에 의해 게이트 절연막의 누설이 증대되어 게이트 절연막의 신뢰성 열화를 초래한다고 하는 문제가 있었다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 고유전율 절연막을 게이트 절연막에 이용한 반도체 장치에 있어서 확산층 형성을 위한 고온 열처리에 의해 게이트 절연막의 신뢰성 열화가 발생되지 않도록 하는 것을 목적으로 한다. 또한, 게이트 전극의 저항을 낮추어 집적 회로의 RC 지연이 발생되기 어려워지도록 하는 것도 목적으로 한다.
도1은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도2는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도3은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도4는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도5는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도6은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도7은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도8은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도9는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도10은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도11은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도12는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도13은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도14는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도15는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 도시하는 단면도.
도16은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도17은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도18은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도19는 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도20은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도21은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도22는 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
도23은 종래의 반도체 장치의 제조 방법을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 실리콘 기판
2 : STI
3 : NMOS 영역
4 : P형 웰
5 : 더미게이트 절연막
6 : 더미게이트막
6a : 더미게이트
9 : NMOS의 연장부
10 : NMOS의 Halo
11 : 측벽
12 : NMOS의 소스/드레인
13 : 층간 절연막
14 : 게이트 홈
15 : 게이트 절연막
16 : 다결정 실리콘막
16a : 실리사이드막(금속 규화막)
17 : 금속막
18 : 게이트 전극
본 발명은 고유전율 절연막을 게이트 절연막으로서 이용하는 반도체 장치의 제조 방법에 있어서, 고온 열처리를 필요로 하는 확산층을 먼저 형성하고, 그 후 게이트 절연막으로서 고유전율 절연막을 형성하고, 고유전율 절연막을 덮도록 다결정 실리콘막을 형성하고, 이를 버퍼막으로서 금속을 형성하고, 다결정 실리콘막을 실리사이드화시키도록 하였다. 이와 같이 형성함으로써, 게이트 절연막의 신뢰성 열화를 방지할 수 있다.
또한, 게이트 전극을 금속 규화막과 금속으로 이루어지는 막에 의해 형성함으로써 게이트 전극의 저저항화를 실현하고, 집적 회로의 RC 지연이 발생되지 않는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
즉, 본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판의 주요면에 형성한 홈을 갖는 절연막과, 상기 절연막의 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 형성한 게이트 절연막과, 상기 게이트 절연막 상에 형성한 게이트 전극을 구비한 반도체 장치에 있어서, 상기 게이트 전극이 금속 규화막 또는 상기 게이트 전극이 상기 게이트 절연막에 접하는 금속 규화막과, 이 금속 규화막에 접하여 상기 금속 규화막에 포함되는 금속과 동일한 금속으로 구성되어있는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 주요면에 더미게이트 절연막을 형성하는 공정과, 상기 더미게이트 절연막 상에 더미게이트를 형성하는 공정과, 상기 더미게이트를 덮도록 반도체 기판 주요면 상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막을 연마하여 상기 더미게이트의 상면을 노출시키는 공정과, 상기 더미게이트 및 상기 더미게이트 절연막을 선택적으로 제거하여 게이트 홈을 형성하는 공정과, 상기 게이트 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 게이트 절연막을 형성하는 공정과, 상기 게이트 홈 및 상기 게이트 절연막에 의해 형성된 홈의 내면에 실리콘막을 홈형으로 형성하는 공정과, 상기 홈형으로 형성된 실리콘막의 내면에 금속막을 매립하는 공정과, 상기 홈형으로 형성된 실리콘막과 상기 금속막을 열처리에 의해 반응시켜 전부 금속 규화막으로 하거나, 혹은 상기 홈형으로 형성된 실리콘막과 상기 금속막을 열처리에 의해 반응시켜 상기 게이트 홈 및 상기 게이트 절연막에 의해 형성한 홈의 내면에 홈형으로 금속 규화막을 형성하고, 상기 홈형으로 형성된 금속 규화막의 내면에 상기 금속막이 남도록 하는 공정과, 상기 게이트 홈의 외부에 형성한 상기 금속막 및 상기 금속 규화막을 제거함으로써 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 한다.
본 발명의 그 밖의 반도체 장치 혹은 그 밖의 제조 방법에 대해서는, 이하에 있어서 상세하게 설명한다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다.
(제1 실시 형태)
도1 내지 도12는 본 발명 제1 실시 형태에 의한 반도체 장치의 제조 방법을, 반도체 장치의 단면에 따라 순서대로 설명하는 공정 설명도이다. 일반적으로, 반도체 장치의 제조에 있어서 실리콘 기판에 P형 불순물을 포함한 P형 실리콘 기판, 또는 실리콘 기판에 N형 불순물을 포함한 N형 실리콘 기판이 이용되지만, 여기서는 P형 실리콘 기판을 사용한 예를 도시한다.
통상, 동일 기판 상에 NMOS 및 PMOS를 형성하지만 단면 구조는 동일하므로, 여기서는 NMOS의 단면만을 도시한다.
도1은 얕은 홈형 STI(Shallow Trench Isolation, 이하 STI라 함)법에 의해 STI를 형성 후, NMOS 영역에 P형 웰을 형성한 후의 공정을 도시한 단면도이다. P형 실리콘 기판(1)에 STI(2)를 형성하고, N형 채널 MOS 트랜지스터를 형성하는 영역(이하, NMOS 영역이라 함)(3)에 P형 웰(4)을 형성한다.
다음에, 도2에 도시한 바와 같이 P형 실리콘 기판(1)의 표면에 SiO2또는 SiO2에 질소를 첨가한 막으로 이루어지는 더미게이트 절연막(5)을 종형 확산로에 의해 5 ㎚ 정도의 막 두께로 형성한다. 다음에, 더미게이트 절연막(5) 상에 다결정 실리콘막으로 이루어지는 더미게이트막(6)을 LPCVD에 의해 150 ㎚ 내지 200 ㎚ 정도의 막 두께로 형성한다.
이 때, 더미게이트막(6)은 이후의 공정에서 형성하는 층간 절연막이나 게이트 측벽에 대한 에칭 선택비가 큰 재료인 것이 바람직하고, 비정질 실리콘 등을 이용해도 좋다.
다음에, 도3에 도시한 바와 같이 리소그래피에 의해 게이트를 형성하는 위치(7)에 레지스트 패턴(8)을 형성하고, 이를 마스크로 하여 이방성 에칭을 행한다. 에칭 후, 게이트를 형성하는 위치(7)에 더미게이트(6a)를 형성한다. 이 때, 더미게이트(6a)의 폭(6b)은 100 ㎚ 정도로 되어 있다.
다음에, 도4에 도시한 바와 같이 리소그래피에 의해 NMOS 영역(3) 이외의 위치에 도시하지 않은 레지스트 패턴을 형성하고, 이 레지스트 패턴 및 더미게이트(6a)를 마스크로 하여 NMOS의 연장부 및 NMOS의 Halo 형성을 위한 이온 주입을 행한다.
NMOS의 연장부 형성의 이온 주입은 비소를 가속 전압 5 내지 10 keV 정도, 도우즈량 5 내지 6 × 1014㎝-2정도의 조건으로 행한다. 또한, NMOS의 Halo 형성의 이온 주입은 붕소를 가속 전압 10 keV 정도, 도우즈량 6 내지 8 × 1013㎝-2정도, 주입 각도 30 °정도의 조건으로 행하고, NMOS 영역(3)에 NMOS의 연장부(9), NMOS의 Halo(10)를 형성한다.
다음에, 도5에 도시한 바와 같이 실리콘 질화막을 LPCVD에 의해 30 내지 50 정도의 막 두께로 형성하고, 또한 이방성 에칭을 행함으로써 더미게이트(6a)의 측면에 측벽(11)을 형성한다.
다음에, 도6에 도시한 바와 같이 리소그래피에 의해 NMOS 영역(3) 이외의 위치에 도시하지 않은 레지스트 패턴을 형성하고, 이 레지스트 패턴과더미게이트(6a) 및 측벽(11)을 마스크로 하여 이온 주입을 행하고, NMOS 영역(3)에 NMOS의 소스/드레인(12)을 형성한다.
Nch 소스/드레인의 이온 주입은 비소를 가속 전압 50 내지 60 keV 정도, 도우즈량 3 내지 6 × 1015㎝-2정도의 조건으로 행하고, NMOS 영역(3)에 NMOS의 소스/드레인(12)을 형성한다.
다음에, P형 실리콘 기판(1)에 대해 램프 어닐에 의해 1000 ℃에서 3초간 급속 가열 처리를 행한다. 이 처리에 의해, NMOS 영역(3)의 연장부(9), NMOS의 HAlo(10), NMOS의 소스/드레인(12)이 활성화된다.
다음에, 도7에 도시한 바와 같이 P형 실리콘 기판(1)의 주요면에 더미게이트(6a), STI(2), 측벽(11) 상에, 즉 전체면을 덮도록 층간 절연막(13)을 형성한다. 이 때, 층간 절연막(13)의 막 두께는 더미게이트(6a)의 막 두께보다도 두꺼워지도록 형성한다.
다음에, 도8에 도시한 바와 같이 층간 절연막(13)을 CMP에 의해 연마하여 더미게이트(6a)의 상면을 노출시킨다.
다음에, 도9에 도시한 바와 같이 더미게이트(6a) 및 더미게이트 절연막(5a)(도8 참조)을 층간 절연막(13)과 측벽(11) 및 P형 실리콘 기판(1)에 대해 선택적으로 에칭하여, 오목형 형상의 게이트 홈(14)을 형성한다. 이 때, 게이트 홈(14)의 바닥부에는 P형 실리콘 기판(1)이 노출되어 있다.
또한, 전술한 바와 같이 더미게이트(6a)의 폭(6b)이 100 ㎚정도였으므로(도3 참조), 게이트 홈(14)의 폭(14a)은 100 ㎚ 정도로 되어 있다.
다음에, 도10에 도시한 바와 같이 오목형 형상의 게이트 홈(14)(도9 참조)의 내면을 피복하도록 게이트 절연막(15)을 CVD에 의해 3 내지 5 ㎚ 정도의 막 두께로 형성한다. 이 때, 전술한 바와 같이 게이트 홈(14)의 폭(14a)은 100 ㎚ 정도(도9 참조)로, 게이트 절연막(15)의 막 두께보다도 충분히 크기 때문에 게이트 절연막(15)은 게이트 홈(14)의 내면에 90 ㎚ 정도의 오목형 형상의 홈을 형성하고 있다.
게이트 절연막의 재료로서는, 하프늄 산화막 또는 지르코늄 산화막, 혹은 이들 산화막에 실리콘, 질소, 알루미늄 등을 첨가한 막, 혹은 실리콘 산화막에 질소를 첨가한 막 등을 이용한다. 게이트 절연막의 막 두께로서는, 게이트 길이 100 ㎚ 정도의 MOSFET를 제조하기 위해서는 실리콘 산화막 두께로 환산한 실효막 두께가 2 ㎚ 이하인 것이 바람직하다.
또한, 게이트 절연막을 CVD에 의해 형성하는 공정으로 치환하여, 게이트 홈의 바닥부에 노출된 P형 실리콘 기판(1)을 급속 가열 처리, 혹은 O3, O 또는 N의 래디컬, 플라즈마와 같은 활성종의 저온 처리에 의해 산화 혹은 질화하여 게이트 절연막을 형성하도록 해도 좋다.
다음에, 게이트 홈(14)의 내면에 형성된 오목형 형상의 게이트 절연막(15)의 내면에, 다결정 실리콘막(16)을 LPCVD에 의해 예를 들어 30 ㎚ 이상의 막 두께로 형성한다. 여기서, 전술한 바와 같이 게이트 절연막은 90 ㎚ 정도의 오목형 형상의 홈을 형성하고 있으므로, 다결정 실리콘막(16)은 30 ㎚ 이하의 폭의 홈을 형성하고 있다.
실리콘막(16)의 막 두께는 실리사이드화에 의한 체적 팽창 후, 홈 전체가 실리사이드로 충전되는 두께이면 좋다. 또한, 다결정 실리콘막(16)에 의해 오목형 형상의 홈이 완전히 매립되도록 해도 좋다.
이 때, 게이트 절연막(15)의 내면에 형성한 다결정 실리콘막(16)은 다음 공정에서 형성하는 금속막과 게이트 절연막 사이의 버퍼막으로 되어 있다. 여기서, 게이트 절연막과 금속막 사이의 버퍼막은 이하의 이유에 의해 필요하다고 생각된다.
일반적으로 금속막을 매립하는 공정에서는, 스패터법 또는 CVD법이 이용된다. 스패터법을 이용하는 경우, 운동 에너지가 큰 금속 입자나 하전된 금속 입자가 직접 게이트 절연막 표면에 충돌하므로, 게이트 절연막 내 혹은 게이트 절연막과 금속막의 계면에 결함을 발생시켜 게이트 절연막의 신뢰성을 저하시켜 버린다.
또한, 금속막의 형성에 CVD법을 이용하는 경우는 원료에 F나 Cl 등의 할로겐이나 유기물이 포함되지만, 예를 들어 하프늄 산화막, 지르코늄 산화막 등의 고유전율 절연막이 게이트 절연막으로서 이용되면, 이들 막이 금속막 형성 중에 에칭될 가능성이 있다. 또한, 그 후의 공정의 열처리에 있어서 할로겐이나 유기물이 금속막으로부터 게이트 절연막 중으로 확산되어 게이트 절연막에 결함을 발생시키므로, 게이트 절연막의 신뢰성 저하로 이어진다.
한편, 다결정 실리콘막의 CVD에 있어서는 SiH4, Si2H6등의 할로겐이나 탄소를 포함하지 않는 원료를 사용할 수 있으므로, 게이트 절연막을 형성 후 금속막에 대한 버퍼막으로서 다결정 실리콘막을 형성함으로써, 게이트 절연막의 신뢰성 열화를 회피할 수 있을 것이라 생각된다.
다음에, 다결정 실리콘막(16) 상에 금속막(17)을 형성하지만, 금속막(17)을 형성하기 전에는 다결정 실리콘막(16)과의 반응성을 고려하여 적절하게 자연 산화막 제거를 위한 세정 처리를 행한다. 예를 들어, 1 ％ 정도로 희석한 불산 수용액에서 60초 정도의 처리를 행한다.
다음에, 다결정 실리콘막(16)에 의해 형성된 홈의 내면에 매립하도록 스패터법에 의해 금속막(17)을 형성한다.
여기서, 금속막(17)의 종류는 실리사이드의 일함수 등을 고려하여 결정해야만 한다. NMOS에서는 N형 폴리실리콘의 일함수에 가까운 것을 채용하는 것이 좋고, PMOS에서는 P형 폴리실리콘의 일함수에 가까운 것을 채용하는 것이 좋다.
N형 폴리실리콘의 일함수에 가까운 실리사이드를 형성하는 금속으로서는, IVa족 원소, 즉 Ti, Zr, Hf 및 Va족 원소, 즉 V, Nb, Ta 및 VIa족 원소 Cr, Mo, W 등을 예로 들 수 있다.
또한, P형 폴리실리콘의 일함수에 가까운 실리사이드를 형성하는 금속으로서는 VIII족 원소, 즉 Ni, Pd, Pt, Co, Ru 등을 예로 들 수 있다.
다음에, 도11에 도시한 바와 같이 450 ℃ 정도의 질소 분위기 중에서 30초간램프 어닐에 의한 급속 가열 처리를 행하고, 다결정 실리콘막(16)의 전부와 금속막(17)을 반응시켜 실리사이드막(금속 규화막)(16a)을 형성한다.
이 때, 다결정 실리콘막(16)에 의해 형성한 홈의 내부에 매립되어 있던 금속막(17)은, 실리사이드에 의해 전부 소비되어 있어 홈의 내부에 금속막(17)은 남아 있지 않다.
여기서, 종래의 기술에 있어서는 실리사이드 형성 후 게이트 상 및 확산층 상 이외의 부위에는 실리콘이 노출되지 않으므로, 실리사이드화하지 않은 미반응의 금속이 그대로 남아 있다. 이를 남긴 상태로 하면 게이트 전극과 확산층이 숏되어 버리기 때문에, 종래의 기술에 있어서는 실리사이드 형성 후에 미반응의 금속을 선택 에칭할 필요가 있다.
그러나, 본 실시 형태에 있어서는 후술하는 게이트 홈의 외부에 형성한 금속을 제거하는 공정에 있어서, 미반응의 금속을 제거할 수 있으므로(게이트 형성의 공정과 겸하는 것이 가능함), 미반응의 금속을 선택 에칭하는 공정을 생략할 수 있다.
어닐의 분위기는, 금속이 산화되기 쉬운 것이면 Ar 등의 불활성 가스나 H2등의 환원성 가스, N2등의 비산화성 가스인 것이 바람직하고, 적절하게 이들 혼합 분위기를 이용해도 좋다.
어닐의 온도 및 시간은, 다결정 실리콘막(16) 전부와 금속막(17)이 완전히 반응하는 데 충분한 것인 것이 필요하다.
다음에, 도12에 도시한 바와 같이 게이트 홈(14)(도9 참조)의 외부에 형성한 금속막(17), 실리사이드막(16a), 게이트 절연막(15)(도11 참조)을 CMP 등에 의해 제거함으로써 게이트 전극(18)을 형성한다. 또, 여기서 게이트 절연막(15)은 이후에 행하는 콘택트 형성 공정에 지장이 없으면, 게이트 홈(14)(도9 참조)의 외부에 남아 있어도 좋다.
여기서, 전술한 바와 같이 종래의 기술에 있어서는 실리사이드를 형성 후에 미반응의 금속을 선택 에칭할 필요가 있었다. 그러나, 본 실시 형태에 있어서는 이 공정에서 게이트 홈의 외부에 형성한 미반응의 금속을 제거할 수 있으므로, 실리사이드 제거 후의 미반응의 금속을 선택 에칭하는 공정을 생략할 수 있다.
이후, 도시하지 않았지만 통상의 기술을 이용하여 게이트 전극(18) 및 층간 절연막(13) 상에 제2 층간 절연막을 형성하고 콘택트 및 배선을 형성한다. 이들 공정은 이 분야에서 이미 알려져 있으므로 설명은 생략한다.
이상 서술한 바와 같이, 본 실시 형태에서는 고유전율 절연막을 게이트 절연막으로서 이용하는 반도체 장치의 제조 방법에 있어서, 고온 열처리를 필요로 하는 확산층을 먼저 형성하고, 그 후 층간 절연막 중에서 적어도 반도체 기판의 표면과 접하도록 게이트 절연막을 형성하고, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면에 오목형 형상의 다결정 실리콘막을 형성하고, 또한 그 내면에 금속막을 매립하고 다결정 실리콘막과 금속을 반응시켜, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면을 금속 규화막으로 매립하도록 형성하였다.
이와 같이, 고온 열처리를 필요로 하는 확산층을 게이트 절연막보다도 먼저형성함으로써, 확산층 형성시의 고온 열처리에 의한 게이트 절연막의 신뢰성 열화를 방지할 수 있다.
또한, 금속막을 형성하기 전에 고유전율 절연막을 덮도록 다결정 실리콘막을 형성하도록 하였다.
다결정 실리콘막의 CVD에서는, SiH4, Si2H6등의 할로겐이나 C(탄소)를 포함하지 않는 원료를 사용할 수 있으므로, 금속막을 CVD에 의해 형성하는 경우에는 금속의 CVD에 원료로서 포함되는 F나 Cl 등의 할로겐이나 유기물에 의해 고유전율 절연막이 금속막 형성시에 에칭되는 것을 막을 수 있다. 또한, 그 후의 열처리에서 금속막에 포함되는 할로겐이나 유기물이 게이트 절연막으로 확산되는 것을 막을 수 있으므로, 게이트 절연막의 신뢰성 열화를 방지할 수 있다.
또한, 금속막을 PVD에 의해 형성하는 경우에는 게이트 절연막 상에 다결정 실리콘막을 형성하고 있으므로, 게이트 절연막에 대한 물리적 손상이 억제되어 게이트막의 신뢰성 열화를 방지할 수 있다.
또한 종래의 기술에 있어서는, 실리사이드 형성 후에 미반응의 금속을 제거할 필요가 있었다. 그러나, 본 실시 형태에 따르면 게이트 홈의 외부에 형성한 금속을 제거하는 공정에 있어서 미반응의 금속을 제거할 수 있으므로, 실리사이드 형성 후에 미반응의 금속을 선택 에칭하는 공정을 생략할 수 있다.
또한, 본 실시 형태에 따르면 P형 실리콘 기판의 주요면에 층간 절연막을 형성하고, 이 층간 절연막 중에서 적어도 P형 실리콘 기판의 표면과 접하도록 게이트절연막을 형성하고, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면에 금속 규화막으로 이루어지는 게이트 전극을 매립한 구조의 반도체 장치를 얻을 수 있다.
이에 따르면, 금속 규화막으로 이루어지는 게이트 전극을 갖고, 고유전율 게이트 절연막의 신뢰성 열화를 방지한 반도체 장치를 얻을 수 있다.
이상으로부터, 본 실시 형태에 따르면 게이트 절연막 내압이나 TDDB(Time Dependent Dielectric Breakdown) 특성 등 게이트 절연막의 고신뢰성을 유지하는 것이 가능한 반도체 장치 및 그 제조 방법을 얻을 수 있다.
(제2 실시 형태)
도13 내지 도15는 본 발명 제2 실시 형태에 의한 반도체 장치의 제조 방법을, 반도체 장치의 단면에 따라 순서대로 설명하는 공정 설명도이다. 또, 제1 실시 형태에 있어서의 도1 내지 도9의 공정은 본 제2 실시 형태에서도 마찬가지이므로 원용한다.
일반적으로, 반도체 장치의 제조에 있어서 실리콘 기판에 P형 불순물을 포함한 P형 실리콘 기판, 또는 실리콘 기판에 N형 불순물을 포함한 N형 실리콘 기판이 이용되지만 여기서는 P형 실리콘 기판을 사용한 예를 도시한다.
본 제2 실시 형태에 있어서, 우선 제1 실시 형태에서 설명한 공정과 동일한 공정(도1 내지 도9까지의 공정)에 의해 STI를 형성하고, 더미게이트 및 더미게이트 절연막을 제거하여 게이트 홈을 형성한다.
그 후, 도13에 도시한 바와 같이 오목형 형상의 게이트 홈(14)(도9 참조)의 내면을 피복하도록 게이트 절연막(15)을 CVD에 의해 3 내지 5 ㎚ 정도의 막 두께로형성하고, 또한 게이트 홈(14)(도9 참조)의 내면에 형성한 오목형 형상의 게이트 절연막(15)의 내면에 다결정 실리콘막(16)을 LPCVD에 의해 1 ㎚ 정도의 막 두께로 형성한다.
또한 제1 실시 형태에서도 서술한 바와 같이, 게이트 절연막을 CVD에 의해 형성하는 공정으로 치환하고, 게이트 홈의 바닥부에 노출한 P형 실리콘 기판(1)을 급속 가열 처리, 혹은 O3, O, 또는 N의 래디컬, 플라즈마와 같은 활성종의 저온 처리에 의해 산화 또는 질화하여 게이트 절연막을 형성하도록 해도 좋다.
이 때 게이트 홈(14)의 폭(14a)이 100 ㎚ 정도였으므로(도9 참조), 다결정 실리콘막(16)은 90 ㎚ 정도의 폭의 홈을 형성하고 있다.
다음에, 제1 실시 형태와 마찬가지로 다결정 실리콘막(16)의 자연 산화막 제거를 위한 세정 처리, 예를 들어 1 ％ 정도로 희석한 불산 수용액으로 60초 정도의 처리를 적절하게 행한다.
다음에, 다결정 실리콘막(16)에 의해 형성한 오목형 형상의 홈 내부에 스패터법에 의해 금속막(17)을 형성한다.
다음에, 도14에 도시한 바와 같이 제1 실시 형태와 동일한 조건으로 급속 가열 처리를 행하여 실리콘막(16)의 전부와 금속막(17)을 반응시키고, 실리사이드막(16a)를 형성한다. 이 때, 다결정 실리콘막(16)(도13 참조)은 전부 실리사이드화되어 있지만, 제1 실시 형태와 비교하여 형성한 다결정 실리콘막(16)의 막 두께가 얇으므로, 홈의 내부에는 금속막(17)이 남아 있다.
다음에, 도15에 도시한 바와 같이 게이트 홈의 외부에 형성한 금속막(17), 실리사이드막(16a), 게이트 절연막(15)을 CMP 등에 의해 제거함으로써 게이트 전극(18)을 형성한다.
이후, 도시하지 않았지만 제1 실시 형태와 마찬가지로 통상의 기술을 이용하여, 게이트 전극(18) 및 층간 절연막(13) 상에 제2 층간 절연막을 형성하고 콘택트 및 배선을 형성한다. 이들 공정은, 이 분야에서 이미 알려져 있으므로 설명은 생략한다.
이상 서술한 바와 같이, 본 실시 형태에서는 고유전율 절연막을 게이트 절연막으로서 이용하는 반도체 장치의 제조 방법에 있어서, 고온 열처리를 필요로 하는 확산층을 먼저 형성하고, 그 후 층간 절연막 중에서 적어도 반도체 기판의 표면과 접하도록 게이트 절연막을 형성하고, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면에 오목형 형상의 다결정 실리콘막을 형성하고, 또한 그 내면에 금속막을 매립하여 다결정 실리콘막과 금속을 반응시키고, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면을 금속 규화막으로 매립하고, 그 내면에 금속 규화막에 포함되는 금속과 동일한 금속을 매립하도록 형성하였다.
이와 같이, 고온 열처리를 필요로 하는 확산층을 게이트 절연막보다도 먼저 형성함으로써, 확산층 형성시의 고온 열처리에 의한 게이트 절연막의 신뢰성 열화를 방지할 수 있다.
또한, 금속막을 형성하기 전에 고유전율 절연막을 덮도록 다결정 실리콘막을 형성하도록 하였다.
다결정 실리콘막의 CVD에서는, SiH4, Si2H6등의 할로겐이나 C(탄소)를 포함하지 않는 원료를 이용할 수 있으므로, 금속막을 CVD에 의해 형성하는 경우에는 금속의 CVD에 원료로서 포함되는 F나 Cl 등의 할로겐이나 유기물에 의해 고유전율 절연막이 금속막 형성시에 에칭되는 것을 막을 수 있다. 또한, 그 후의 열처리에서 금속막에 포함되는 할로겐이나 유기물이 게이트 절연막으로 확산되는 것을 막을 수 있으므로, 게이트 절연막의 신뢰성 열화를 방지할 수 있다.
또한, 금속막을 PVD에 의해 형성하는 경우에는 게이트 절연막 상에 다결정 실리콘막을 형성하고 있으므로, 게이트 절연막에 대한 물리적 손상이 억제되어 게이트막의 신뢰성 열화를 방지할 수 있다.
또, 종래의 기술에 있어서는 실리사이드 형성 후에 미반응의 금속을 제거할 필요가 있었다. 그러나, 본 실시 형태에 따르면 게이트 홈의 외부에 형성된 금속을 제거하는 공정에 있어서 미반응의 금속을 제거할 수 있으므로, 실리사이드 형성 후에 미반응의 금속을 선택 에칭하는 공정을 생략할 수 있다.
또한, 본 실시 형태에 따르면 P형 실리콘 기판의 주요면에 층간 절연막을 형성하고, 이 층간 절연막 중에서 적어도 P형 실리콘 기판의 표면과 접하도록 게이트 절연막을 형성하고, 게이트 홈 및 게이트 절연막으로 형성하는 홈의 내면에 금속 규화막과 이 금속 규화막에 접하여 상기 금속 규화막에 포함되는 금속과 동일한 금속으로 이루어지는 게이트 전극을 매립한 구조의 반도체 장치를 얻을 수 있다.
이에 따르면, 게이트 절연막에 접하는 금속 규화막 및 상기 금속 규화막에접하여 금속 규화막에 포함되는 금속과 동일한 금속으로 이루어지는 게이트 전극을 갖고, 고유전율 게이트 절연막의 신뢰성 열화를 방지한 반도체 장치를 얻을 수 있다.
이상으로부터, 본 실시 형태에 따르면 게이트 절연막 내압이나, TDDB 특성 등 게이트 절연막의 고신뢰성을 유지하는 것이 가능한 반도체 장치 및 그 제조 방법을 얻을 수 있다.
또한, 본 실시 형태의 게이트 전극은 홈형의 금속 규화막과 또한 그 내측에 금속이 매립된 구조로 되어 있으므로, 제1 실시 형태의 효과에다가 게이트 전극의 저항을 낮출 수 있다. 따라서, 게이트 전극의 저항이 낮고 RC 지연이 작은 집적 회로를 실현할 수 있는 반도체 장치 및 그 제조 방법을 얻을 수 있다.
이상 설명한 바와 같이, 본 발명에 의한 반도체 장치 및 그 제조 방법에 따르면 게이트 절연막의 고신뢰성을 유지하고, RC 지연이 작은 집적 회로를 실현할 수 있는 양호한 반도체 장치 및 그 제조 방법을 얻을 수 있다.

Claims (4)

  1. 반도체 기판과,
    상기 반도체 기판의 주요면에 형성한 홈을 갖는 절연막과,
    상기 절연막의 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 형성한 게이트 절연막과,
    상기 게이트 절연막 상에 형성한 게이트 전극을 구비한 반도체 장치에 있어서,
    상기 게이트 전극이 금속 규화막으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과,
    상기 반도체 기판의 주요면에 형성한 홈을 갖는 절연막과,
    상기 절연막의 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 형성한 게이트 절연막과,
    상기 게이트 절연막 상에 형성한 게이트 전극을 구비한 반도체 장치에 있어서,
    상기 게이트 전극이 상기 게이트 절연막에 접하는 금속 규화막과, 이 금속 규화막에 접하고 상기 금속 규화막에 포함되는 금속과 동일한 금속으로 구성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판 주요면에 더미게이트 절연막을 형성하는 공정과,
    상기 더미게이트 절연막 상에 더미게이트를 형성하는 공정과,
    상기 더미게이트를 덮도록 반도체 기판 주요면 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 연마하여 상기 더미게이트의 상면을 노출시키는 공정과,
    상기 더미게이트 및 상기 더미게이트 절연막을 선택적으로 제거하여 게이트 홈을 형성하는 공정과,
    상기 게이트 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 홈 및 상기 게이트 절연막에 의해 형성한 홈의 내면에 실리콘막을 형성하는 공정과,
    상기 홈형으로 형성된 실리콘막의 내면에 금속막을 매립하는 공정과,
    상기 홈형으로 형성된 실리콘막과 상기 금속막을 열처리에 의해 반응시켜 전부 금속 규화막으로 하는 공정과,
    상기 게이트 홈의 외부에 형성된 상기 금속막 및 상기 금속 규화막을 제거함으로써 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판 주요면에 더미게이트 절연막을 형성하는 공정과,
    상기 더미게이트 절연막 상에 더미게이트를 형성하는 공정과,
    상기 더미게이트를 덮도록 반도체 기판 주요면 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 연마하여 상기 더미게이트의 상면을 노출시키는 공정과,
    상기 더미게이트 및 상기 더미게이트 절연막을 선택적으로 제거하여 게이트 홈을 형성하는 공정과,
    상기 게이트 홈 중 적어도 바닥면에 또한 상기 반도체 기판의 표면과 접하도록 게이트 절연막을 형성하는 공정과,
    상기 게이트 홈 및 상기 게이트 절연막에 의해 형성된 홈의 내면에 실리콘막을 홈형으로 형성하는 공정과,
    상기 홈형으로 형성한 실리콘막의 내면에 금속막을 매립하는 공정과,
    상기 홈형으로 형성한 실리콘막과 상기 금속막을 열처리에 의해 반응시키고, 상기 게이트 홈 및 상기 게이트 절연막에 의해 형성된 홈의 내면에 홈형으로 금속 규화막을 형성하여 상기 홈형으로 형성된 금속 규화막의 내면에 상기 금속막이 남도록 하는 공정과,
    상기 게이트 홈의 외부에 형성된 상기 금속막 및 상기 금속 규화막을 제거함으로써 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
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