JP2006019551A

JP2006019551A - 半導体装置およびその製造方法

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Publication number: JP2006019551A
Application number: JP2004196516A
Authority: JP
Inventors: Masao Inoue; 真雄井上; Seiji Mizutani; 斉治水谷; Jiro Yoshigami; 二郎由上; Junichi Tsuchimoto; 淳一土本; Koji Nomura; 幸司野村
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-07-02
Filing date: 2004-07-02
Publication date: 2006-01-19

Abstract

【課題】ゲート絶縁膜としてｈｉｇｈ−ｋ膜を適用し、ゲート電極としてポリシリコン膜を適用したトランジスタのしきい値電圧の上昇を抑制し、所望の駆動能力が得られる半導体装置と、その製造方法を提供する。
【解決手段】トランジスタＴのゲート電極５ａは、シリコンを含有するポリシリコン膜から形成されている。トランジスタＴのゲート絶縁膜４は、ＨｆＳｉＯ膜２ａとそのＨｆＳｉＯ膜上に形成されたシリコン酸化膜３ａから形成されている。シリコン酸化膜３ａは、ゲート電極５ａが含有するシリコンと金属シリサイド化反応が起こらないように金属元素を含有していない。シリコン酸化膜３ａは、ＨｆＳｉＯ膜２ａが含有するＨｆとゲート電極５ａが含有するシリコンとの反応を阻止する保護膜としての機能を有している。
【選択図】図１

Description

本発明は半導体装置およびその製造方法に関し、特に、比較的高い誘電率のゲート絶縁膜を有するトランジスタを備えた半導体装置と、その製造方法に関するものである。

集積回路等の半導体装置におけるトランジスタのゲート絶縁膜には、従来からシリコン基板を熱酸化することによって形成されるシリコン酸化膜（ＳｉＯ₂）が用いられてきた。そのシリコン酸化膜には、半導体装置の微細化に対応するために薄膜化が求められている。

ところが、デザインルール６５ｎｍ世代の半導体装置では、ゲート絶縁膜に求められる厚さは２ｎｍを下回っている。そのため、リーク電流の観点からはシリコン酸化膜によるゲート絶縁膜の薄膜化が困難な状況になっている。

そこで、特許文献１〜３では、たとえば酸化ハフニウム（ＨｆＯ₂）などの誘電率（比誘電率）がシリコン酸化膜の誘電率に比べて高い材料からなる絶縁膜をゲート絶縁膜に適用して、そのゲート絶縁膜の薄膜化が検討されている。このようなシリコン酸化膜に比べて誘電率の高い絶縁膜は、ｈｉｇｈ−ｋ膜と呼ばれている。

一般に、そのｈｉｇｈ−ｋ膜はシリコン酸化膜の場合と比較すると結晶化温度が低いことが知られている。そのため、温度１０００℃以上の高温の熱処理が必要とされる従来のポリシリコン膜をゲート電極とするＣＭＯＳ（Complementary Mental Oxide Semiconductor）型の半導体装置には使用が困難である。そこで、非特許文献１では、耐熱性を確保するために酸化ハフニウム（ＨｆＯ₂）膜中にＳｉまたはＳｉとＮを添加した、ＨｆＳｉＯまたはＨｆＳｉＯＮのハフニウムシリケート膜の適用が提案されている。
特開２００２−３４３９６５号公報特開２００２−３１４０７２号公報ＵＳＰ５,９６３,８１０ K.Sekine,:"Nitrogen Profile Control by Plasma Nitridation Technique for Poly-Si Gate HfSiON CMOSFET with Excellent Interface Property and Ultra-low Leakage Current", Symp. VLSI Tech. 2003. C.Hobbs,et.al.,:"Fermi Level Pinning at the PolySi/Metal Oxide Interface", Symp. VLSI Tech. 2003.

ゲート絶縁膜としてハフニウム（Ｈｆ）を含むｈｉｇｈ−ｋ膜を適用し、ゲート電極としてポリシリコン膜を適用したトランジスタでは、非特許文献２に報告されているように、ｈｉｇｈ−ｋ膜とポリシリコン膜中のＳｉとの結合に起因して、ＨｆＳｉＯ膜の禁制帯中に準位が発生し、ポリシリコン膜のフェルミレベルが発生した準位にピンニングされることがあった。そのため、トランジスタのしきい値電圧（Ｖｔｈ）が高くなり、トランジスタの駆動能力が上がらないという問題があった。

本発明は上記問題点を解決するためになされたものであり、一つの目的は、ゲート絶縁膜としてｈｉｇｈ−ｋ膜を適用し、ゲート電極としてポリシリコン膜を適用したトランジスタのしきい値電圧の上昇を抑制し、所望の駆動能力が得られる半導体装置を提供することであり、他の目的は、そのような半導体装置の製造方法を提供することである。

本発明に係る半導体装置は、ゲート絶縁膜とゲート電極と所定導電型の１対の不純物領域とを有している。ゲート絶縁膜は半導体基板の主表面に形成されている。ゲート電極はゲート絶縁膜上に形成され、シリコンを含有している。所定導電型の１対の不純物領域は、ゲート電極を挟んで位置する半導体基板の一方と他方の領域に形成されている。そのゲート絶縁膜は下層部と上層部とを備えている。下層部は半導体基板の表面上に形成され、所定の元素を含有し比誘電率が１０以上２０未満に設定されている。上層部は下層部とゲート電極との間にそれぞれに直接接するように形成されている。

また、本発明に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面上に、所定の元素を含み比誘電率が１０以上２０未満の材料からなる第１の層を形成する。その第１の層上に第１の層に直接接するように第２の層を形成する。その第２の層上に第２の層に直接するようにゲート電極となるシリコンを含有する導電層を形成する。導電層、第２の層および第１の層に所定のエッチングを施すことにより、ゲート電極部を形成する。

本発明に係る半導体装置によれば、ゲート電極、ゲート絶縁膜および１対の不純物領域を有するトランジスタが構成され、そのトランジスタでは、ゲート絶縁膜におけるｈｉｇｈ−ｋ膜としての下層部とシリコンを含有するゲート電極との間に上層部が形成されていることで、下層部中に所定の元素とＳｉとの結合に起因する準位が発生することがなくなって、トランジスタのしきい値電圧が上昇するのが抑制されて、トランジスタの所望の駆動能力を得ることができる。

本発明に係る半導体装置の製造方法によれば、上述したトランジスタのしきい値電圧が上昇するのが抑制されて、トランジスタの所望の駆動能力を得る半導体装置を比較的容易に形成することができる。

実施の形態１
本発明の実施の形態１に係る半導体装置について説明する。図１に示すように、半導体基板１の主表面上にゲート絶縁膜４が形成されている。そのゲート絶縁膜４上にゲート電極５ａが形成されている。ゲート電極５ａを挟んで位置する半導体基板１の一方と他方の領域にはソース領域またはドレイン領域となる１対の不純物領域６ａ、６ｂが形成されている。トランジスタＴは、ゲート絶縁膜４、ゲート電極５ａおよび１対の不純物領域を有して構成される。

そのトランジスタＴのゲート電極５ａは、シリコンを含有するポリシリコン膜から形成されている。トランジスタＴのゲート絶縁膜４は、下層部としてのＨｆＳｉＯ膜２ａとそのＨｆＳｉＯ膜上に形成された上層部としてのシリコン酸化膜３ａから形成されている。シリコン酸化膜３ａは、ゲート電極５ａが含有するシリコンと金属シリサイド化反応が起こらないように金属元素を含有していない。

しかも、シリコン酸化膜３ａは、下層部としてのＨｆＳｉＯ膜２ａが含有するハフニウム（Ｈｆ）とゲート電極５ａが含有するシリコンとの反応を阻止する保護膜としての機能を有している。

ゲート絶縁膜４はトータルの膜厚が最終的にシリコン酸化膜換算膜厚で１〜２ｎｍであることが必要とされる。そのため、上層部としてのシリコン酸化膜３ａの膜厚が１ｎｍよりも厚くなると、ＨｆＳｉＯ膜２ａのｈｉｇｈ−ｋ膜としての機能を発揮することができなくなる。その観点からＨｆＳｉＯ膜２ａの膜厚は１ｎｍ以下に設定されている。

一方、ゲート電極５ａとＨｆＳｉＯ膜２ａとを物理的に離して、ポリシリコン中のシリコンとＨｆＳｉＯ膜２ａ中のＨｆとの反応を効果的に阻止する観点から、シリコン酸化膜３ａの膜厚は０．３ｎｍ以上に設定されることが望ましい。

そのＨｆＳｉＯ膜２ａの比誘電率は、ＨｆＳｉＯ膜２ａが含有するＳｉの濃度に依存して、ＳｉＯ₂の比誘電率３．９からＨｆＯ₂の比誘電率約２５の範囲で比誘電率ｋの値は変化する。ＨｆＳｉＯ膜の比誘電率が１０より小さい場合には、その比誘電率はＳｉＯ₂の比誘電率の高々約２．５倍であり、ＳｉＯ₂の場合と比較してリーク電流の十分な低減効果を得ることができない。

一方、比誘電率が２０を越えると耐熱性が急激に低下し、温度約５００〜８００℃程度の熱処理によってＨｆＳｉＯ膜の結晶化が生じて、ＣＭＯＳ型の半導体装置に適用することが困難になる。したがって、リーク電流を所望のレベルにまで抑制して十分な耐熱性を確保するためには、比誘電率ｋの値の範囲は１０≦ｋ＜２０が望ましい。

次に、上述した半導体装置の製造方法の一例について説明する。まず、図２に示すように、半導体基板１上に膜厚約１．３〜７．７ｎｍのＨｆＳｉＯ膜２が形成される。このとき、ＨｆＳｉＯ膜２の形成方法として、たとえばＰＶＤ法（Physical Vapor Deposition：物理蒸着法）、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：金属有機化学気相成長法）、ＬＰＣＶＤ法（Low Pressure Chemical Vapor Deposition：減圧化学気相成長法）等が適用される。

なお、最も薄いＨｆＳｉＯ膜２の膜厚は、ＨｆＳｉＯ膜２の比誘電率を１０、上部層としてのシリコン酸化膜３の膜厚を０．５ｎｍ、シリコン酸化膜３の比誘電率を３．９、ゲート絶縁膜４のシリコン酸化膜換算膜厚を１ｎｍと想定した場合に見積もられる膜厚である。一方、最も厚いＨｆＳｉＯ膜２の膜厚は、ＨｆＳｉＯ膜２の比誘電率を２０、上部層としてのシリコン酸化膜３の膜厚を０．５ｎｍ、シリコン酸化膜３の比誘電率を３．９、ゲート絶縁膜４のシリコン酸化膜換算膜厚を２ｎｍと想定した場合に見積もられる膜厚である。

次に、図３に示すように、ＨｆＳｉＯ膜２上にシリコン酸化膜３が形成される。シリコン酸化膜３の形成方法として、たとえばＰＶＤ法またはＣＶＤ法が適用される。ＰＶＤ法では、たとえば、圧力約１０ｍＰａのもとで酸素を含む雰囲気中においてシリコンのターゲットをスパッタリングすることによりシリコン酸化膜３を形成することができる。

また、ＣＶＤ法では、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として減圧ＣＶＤ法によりシリコン酸化膜を形成することができる。また、減圧ＣＶＤ法によりＳｉＨ₄とＮ₂Ｏを用いてもシリコン酸化膜３を形成することができる。

次に、減圧ＣＶＤ法により温度５００〜７００℃のもとでＳｉＨ₄ガスを供給することにより、図４に示すように、シリコン酸化膜３上にたとえば膜厚約５０ｎｍ〜２００ｎｍのアモルファスシリコン膜またはポリシリコン膜５が形成される。

次に、図５に示すように、そのポリシリコン膜５上にゲート電極をパターニングするためのレジストパターン２１が形成される。そのレジストパターン２１をマスクとして、ポリシリコン膜５、シリコン酸化膜３およびＨｆＳｉＯ膜２に異方性エッチングを施すことにより、図６に示すように、ゲート電極５ａとＨｆＳｉＯ膜２ａおよびシリコン酸化膜３ａからなるゲート絶縁膜４が形成される。

そのゲート電極５ａをマスクとして半導体基板１の表面に所定導電型の不純物イオンを注入することにより、１対の不純物領域６ａ，６ｂが形成される。このようにして、図１に示すトランジスタＴの主要部分が形成される。

上述した半導体装置では、ｈｉｇｈ−ｋ膜としてのＨｆＳｉＯ膜２ａとポリシリコン膜からなるゲート電極５ａとの間にシリコン酸化膜３ａが形成されていることで、ＨｆＳｉＯ膜２ａ中のＨｆとゲート電極５ａ中のシリコンとが反応を起こすのを阻止することができる。また、シリコン酸化膜３ａが金属を含有しないことで、そのような金属とゲート電極５ａ中のシリコンとが反応して金属シリサイドが形成されることがない。

これにより、ＨｆＳｉＯ膜２ａ中にＨｆとＳｉとの結合に起因する準位が発生することがなくなって、ポリシリコン膜のフェルミレベルがピンニングされることがなくなる。その結果、図７に示すように、上層部がないトランジスタの場合と比べて、トランジスタＴのしきい値電圧Ｖｔｈ₂からしきい値電圧Ｖｔｈ₁にまで下がり、トランジスタの所望の駆動能力を得ることができる。

なお、上述した半導体装置では、ゲート絶縁膜４の上層部としてシリコン酸化膜３ａを例に挙げた。上層部としては、シリコン酸化膜（ＳｉＯ₂）の他に、たとえばシリコン窒化膜（Ｓｉ₃Ｎ₄）やシリコン酸窒化膜（ＳｉＯＮ）を適用することができる。

シリコン窒化膜をＰＶＤ法によって形成する場合には、たとえば、圧力約１０ｍＰａのもとで窒素を含む雰囲気中においてシリコンのターゲットをスパッタリングすることによって形成することができる。また、シリコン窒化膜を減圧ＣＶＤ法によって形成する場合には、たとえば温度約５００〜７００℃のもとでＳｉＨ₄とＮＨ_３とを反応させることによって形成することができる。

シリコン酸窒化膜をＰＶＤ法によって形成する場合には、たとえば、圧力約１０ｍＰａのもとで酸素と窒素を含む雰囲気中においてシリコンのターゲットをスパッタリングすることによって形成することができる。また、シリコン酸窒化膜を減圧ＣＶＤ法によって形成する場合には、たとえば温度約６００〜８００℃のもとでＳｉＨ₄、ＮＨ_３およびＮ₂Ｏを反応させることによって形成することができる。

さらに、シリコン酸窒化膜をシリコン酸化膜に熱窒化処理またはプラズマ窒化処理を施すことによって形成してもよい。熱窒化処理の場合には、たとえば温度６００〜８００℃、ＮＨ₃、ＮＯまたはＮ₂Ｏ雰囲気のもとでシリコン酸化膜に窒化処理を行なうことでシリコン酸窒化膜を形成することができる。熱窒化の場合には、シリコン酸化膜全体あるいはＨｆＳｉＯ膜側に位置するシリコン酸化膜の部分が窒化される傾向にある。

また、プラズマ処理の場合には、マイクロ波またはＲＦ（Radio Frequency）により励起したＮ₂プラズマの雰囲気にシリコン酸化膜を晒すことによってシリコン酸窒化膜を形成することができる。プラズマ処理の場合には、シリコン酸化膜の表面が窒化される傾向にある。

また、上述した半導体装置ではゲート絶縁膜の下層部としてＨｆＳｉＯ膜２ａを例に挙げた。下層部としては、ＨｆＳｉＯ膜の他に、たとえばＨｆＳｉＯＮ膜、ＺｒＳｉＯ膜あるいはＡｌ₂Ｏ₃膜なども適用することができ、比誘電率が１０以上で２０を超えず、トランジスタのリーク電流を所望のレベルにまで抑制して十分な耐熱性を確保することができる材料を適用することができる。

実施の形態２
ここでは、トランジスタのゲート絶縁膜の上層部としてシリコン酸化膜を適用する場合の他の製造方法について説明する。まず、前述した図２に示す工程と同様にして、図８に示すように、半導体基板１上にＨｆＳｉＯ膜２が形成される。

次に、図９に示すように、減圧ＣＶＤ法により、温度約５００〜７００℃のもとでＳｉＨ₄を供給することにより膜厚約８ｎｍ程度の比較的薄いシリコン膜７が形成される。次に、図１０に示すように、大気中に放置することによりシリコン膜７の表面に膜厚約１ｎｍ程度の自然酸化膜のシリコン酸化膜８が形成される。なお、シリコン酸化膜８を自然酸化膜として形成する他に、希釈した酸素雰囲気中で温度約６００℃のもとで熱酸化処理を施すことでシリコン酸化膜８を形成してもよい。

そのシリコン酸化膜８上に、図４に示す工程と同様にして、図１１に示すようにポリシリコン膜５が形成される。次に、窒素雰囲気中、温度７５０〜８５０℃のもとで約３０秒のアニール処理を施すことにより、シリコン酸化膜８中の酸素が薄いシリコン膜７を拡散してＨｆＳｉＯ膜２の上部（表面）に移動し、図１２に示すように、ＨｆＳｉＯ膜２とポリシリコン膜５との間に膜厚約１ｎｍ程度のシリコン酸化膜９が形成される。このとき、シリコン酸化膜８中の酸素が移動することで、薄いシリコン膜７とポリシリコン膜５との区別がつかなくなる。その後、前述した図５、図６に示す工程と同様の工程を経て、半導体装置のトランジスタの主要部分が形成される。

上述した方法では、ＨｆＳｉＯ膜２とポリシリコン膜５との間に、自然酸化膜等を利用して膜厚約１ｎｍ程度の比較的薄いシリコン酸化膜９を精度よく形成することができる。このようにして形成されたトランジスタにおいても、前述したトランジスタと同様に、ＨｆＳｉＯ膜２とポリシリコン膜５との間にシリコン酸化膜９が介在していることでトランジスタＴのしきい値電圧の上昇を抑えて、トランジスタの所望の駆動能力を得ることができる。

なお、このようにして形成されたシリコン酸化膜９に対して、上述したように熱窒化またはプラズマ窒化処理を施すことによってシリコン酸窒化膜を形成してもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置の断面図である。同実施の形態において、図１に示す半導体装置の製造方法の一工程を示す断面図である。同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。同実施の形態において、トランジスタのしきい値電圧の比較を示すグラフである。本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す断面図である。同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。

符号の説明

１半導体基板、２，２ａＨｆＳｉＯ膜、３，３ａシリコン酸化膜、４ゲート絶縁膜、５ポリシリコン膜、５ａゲート電極、６ａ，６ｂ不純物領域、７シリコン膜、８自然酸化膜、９シリコン酸化膜、２１レジストパターン、Ｔトランジスタ。

Claims

半導体基板の主表面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、シリコンを含有するゲート電極と
前記ゲート電極を挟んで位置する前記半導体基板の一方と他方の領域に形成された所定導電型の１対の不純物領域と
を有し、
前記ゲート絶縁膜は、
前記半導体基板の表面上に形成され、所定の元素を含有し比誘電率が１０以上２０未満に設定された下層部と、
前記下層部と前記ゲート電極との間にそれぞれに直接接するように形成された上層部と
を備えた、半導体装置。
前記上層部は、前記ゲート電極が含有するシリコンと金属シリサイド化反応が起こらないように金属元素を含有せず、かつ、前記下層部が含有する前記所定の元素と前記ゲート電極が含有するシリコンとの反応を阻止する機能を有する、請求項１記載の半導体装置。
前記下層部は所定の元素としてハフニウム（Ｈｆ）を含む、請求項１または２に記載の半導体装置。
前記上層部は厚さは０．３ｎｍ以上１ｎｍ以下に設定された、請求項１〜３のいずれかに記載の半導体装置。
前記上層部はシリコン酸化（ＳｉＯ₂）膜を含む、請求項１〜４のいずれかに記載の半導体装置。
前記上層部はシリコン酸窒化（ＳｉＯＮ）膜を含む、請求項１〜４のいずれかに記載の半導体装置。
前記上層部はシリコン窒化（Ｓｉ₃Ｎ₄）膜を含む、請求項１〜４のいずれかに記載の半導体装置。
前記半導体基板の主表面上に、所定の元素を含み比誘電率が１０以上２０未満の材料からなる第１の層を形成する工程と、
前記第１の層上に前記第１の層に直接接するように第２の層を形成する工程と、
前記第２の層上に前記第２の層に直接接するようにゲート電極となるシリコンを含有する導電層を形成する工程と、
前記導電層、前記第２の層および前記第１の層に所定のエッチングを施すことにより、ゲート電極部を形成する工程と
を備えた、半導体装置の製造方法。
前記第２の層を形成する工程では、前記第２の層として、前記導電層が形成された後に前記導電層が含有するシリコンと金属シリサイドか反応が起こらないように金属元素を含有せず、前記第１の層が含有する所定の元素と前記導電層が含有するシリコンとの反応を阻止する膜が形成される、請求項８記載の半導体装置の製造方法。
前記第２の層を形成する工程では、前記第２の層は物理蒸着法によって形成される、請求項８または９に記載の半導体装置の製造方法。
前記第２の層を形成する工程では、前記第２の層は化学気相成長法によって形成される、請求項８または９に記載の半導体装置の製造方法。
前記第２の層を形成する工程は、
前記第１の層上に所定の厚さのシリコン膜を形成する工程と、
前記シリコン膜上に自然酸化膜を形成する工程と
を含み、
前記導電膜を形成する工程の後、不活性ガスの雰囲気のもとでアニール処理を施すことにより、前記第１の層と前記導電層との間に、前記第２の層としてシリコン酸化膜を形成する工程を備えた、請求項８〜１１のいずれかに記載の半導体装置の製造方法。
前記第２の層を形成する工程は、
あらかじめシリコン酸化膜を形成する工程と、
前記シリコン酸化膜に熱窒化およびプラズマ窒化のいずれかの処理を施すことにより、前記第２の層としてシリコン酸窒化膜を形成する工程を含む、請求項８〜１２のいずれかに記載の半導体装置の製造方法。