JP5148814B2 - 漏れ電流を減少させ、単位面積あたりのキャパシタンスを改善した、電界効果トランジスタおよび受動コンデンサを有する半導体装置 - Google Patents
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Description
本発明は一般に集積回路の製造分野に関連し、さらに詳細には、ＭＯＳトランジスタのような電界効果トランジスタおよび漏れ電流を減少させた受動コンデンサ（passive capacitor）を含む半導体装置の形成に関する。
最新の集積回路では、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ素子の形態における電界効果トランジスタ、抵抗、コンデンサなどの膨大な数の個別回路素子が単一のチップ領域に形成される。一般的に、これら回路素子の構造のサイズは、新しい回路世代が登場するたびに着実に減少し、速度および消費電力の観点から性能が向上した現在利用可能な集積回路を提供する。ＣＰＵのような複雑な集積回路のデバイス性能を堅実に改良するうえでトランジスタサイズの縮小は重要な要素である。それは、通常、サイズの縮小によってスイッチング速度が早くなり、それによって信号処理性能が向上し、消費電力も改善される。その理由は、スイッチング時間期間が短くなることで、論理Lowから論理HighにＣＭＯＳトランジスタ素子が切り替わる際の遷移電流が大幅に減少するからである。一方で、サブミクロン領域深くにまで、トランジスタ素子のチャネル長などの構造サイズを減少させることは、改善されたスイッチング性能によって得られた優位を部分的に打ち消しうる複数の問題を必然的に伴う。例えば、電界効果トランジスタのチャネル長を減少させると、チャネル領域に対するゲート電極の容量性結合を十分に高く維持して、ゲート電極に対して制御電圧を印加したときに導電チャネルの形成を適切に制御できるようにするために、ゲート絶縁膜の厚みを減少させる必要がある。高度に進化したデバイス、つまり最新のチャネル長が０．１８μｍまたはそれ以下で、二酸化シリコンと下地チャネル領域との間の界面特性が優れており、また周知であるために二酸化シリコンを一般的に使用するデバイスでは、ゲート絶縁膜の厚みは２から５ｎｍのオーダーまたはそれ以下である。この大きさのオーダーのゲート絶縁膜では、ゲート絶縁膜の厚みが線形的に減少するにつれて漏れ電流が指数関数的に増加するため、全体として、薄いゲート絶縁膜を通過する漏れ電流が遷移電流に匹敵するまでになりうることがわかった。
多数のトランジスタ素子に加えて、一般に複数の受動コンデンサ（passive capacitor）が集積回路内に形成され、それらは複数の目的、例えば減結合（de-coupling）の目的などに用いられる。これらのコンデンサは通常、第１コンデンサ電極として機能する能動半導体領域内またはその上に、同時に形成される電界効果トランジスタのプロセス条件に合った特性を持つ絶縁層と、ゲート電極材料から形成される第２コンデンサ電極とともに形成されるので、これらのコンデンサ素子によって占領される大きなチップ領域に起因して漏れ電流の問題は著しく悪化する。従って、コンデンサは全体のゲート漏れ電流消費に顕著に寄与し、従って集積回路全体の電力消費にも寄与する。電力消費を最小限にする必要がある用途、例えば携帯電池駆動装置などでは、大量の静的電力消費は受け入れられず、従って通常はデュアルゲート酸化膜プロセスと呼ばれるプロセスを用いて、コンデンサの絶縁膜の厚みを増やし、それによってこれら素子の漏れ電流を減少させる。
図１ａ−ｃに、漏れ電流を減少させたコンデンサを形成するための典型的な従来技術のプロセスフローを示す。図１ａは製造の初期段階における半導体装置１００の断面図である。半導体装置１００は、例えばシリコン基板などの基板１０１を含む。基板１０１は、第１能動半導体領域１２０と、第２能動半導体領域１３０とを含み、それらはそれぞれ分離構造１０２によって囲まれている。第２能動領域１３０および対応する分離構造１０２は、フォトレジストから構成されるマスク層１０３によって覆われている。第１能動領域１２０は矢印１０５によって示されるイオン注入によって生じる激しい格子損傷を持つ表面部分１０４を含む。
図１ａに示す半導体装置を形成するための典型的なプロセスフローは、分離構造１０２を定義するための精巧なフォトリソグラフィーおよびエッチング技術と、それらに続くレジストマスク１０３をパターン化するためのさらなるフォトリソグラフィーステップとを含む。これらのプロセス技術は当該技術分野において周知であるので、詳しい説明は省略する。続いて、シリコン、アルゴン、キセノンなどの任意の適切なイオンを用いてイオン注入１０５を実行する。部分１０４に激しい格子損傷を与えて、続いて実行される酸化プロセスの際に部分１０４の拡散特性を大きく変化させるように、ドーズおよびエネルギーを選択する。
図１ｂは製造が進んだ段階における半導体装置１００を示す。実質的に二酸化シリコンから構成され、第１の厚み１２２を持つ第１絶縁層１２１が第１能動領域１２０に形成される。第２の厚み１３２を持ち、第１絶縁層１２１と同じ材料から構成される第２絶縁層１３１が第２能動領域１３０に形成される。第１および第２絶縁層１２１および１３１は高温炉プロセスによる従来型の酸化法により、または高速熱酸化プロセスによって形成される。表面部分１０４の激しい格子損傷によって、この表面部分１０４における酸素拡散は、第２能動領域１３０内のような実質的に無傷の結晶性を持つシリコン部分と比較して、かなり促進される。従って、第１能動領域１２０内およびその上における酸化物成長は第２能動領域１３０における成長度と比較して増加し、それによって第２の厚み１３２は第１の厚み１２２とは、第２絶縁層１３１の厚みが１から５ｎｍのオーダーの場合で、おおよそ０．２から１．０ｎｍ異なる。
図１ｃは製造がさらに進んだ段階における半導体装置１００を示す。コンデンサ１４０が第１能動領域１２０内およびその上に形成され、電界効果トランジスタ１５０が第２能動領域１３０内およびその上に形成される。トランジスタ素子１５０はゲート電極１３３を含み、ゲート電極１３３は例えば高濃度ドーピングされたポリシリコンおよび金属シリサイド部分１３５を含む。さらに、サイドウォールスペーサ１３４がゲート電極１３３のサイドウォール（側壁）に近接して形成される。それぞれが金属シリサイド部分１３５を含む、ソースおよびドレイン領域１３６が第２能動領域１３０内に形成される。コンデンサ１４０はゲート電極１３３と同じ材料から構成される導電部分１２３を含み、第１絶縁層１２１の上に形成される。この部分１２３は、コンデンサ１４０の一電極となる。コンデンサ電極１２３は金属シリサイド部分１２５を含み、サイドウォールスペーサ素子１２４によって囲まれている。
トランジスタ素子１５０およびコンデンサ１４０を形成するための典型的なプロセスフローは次のステップを含みうる。図１ｂに示すようにデバイスの上にポリシリコン層をデポジションし、その層を周知のフォトリソグラフィーおよびエッチング技術でパターン化して、コンデンサ電極１２３およびゲート電極１３３を形成する。続いて、ドレインおよびソース領域１３６をイオン注入で形成する。断続的にサイドウォールスペーサ１３４およびサイドウォールスペーサ１２４を形成して、ドレインおよびソース領域１３６のドーパント濃度を適切に作り上げるためにサイドウォールスペーサ１３４がイオン注入マスクとして機能するようにする。その後、金属シリサイド部分１２５および１３５は、高融点金属をデポジションして、金属とコンデンサ電極１２３の下地ポリシリコン、ゲート電極１３３、そしてドレインおよびソース領域１３６中のシリコンとの間の化学反応を生じさせることによって形成される。
図１ｃから明らかなように、増加した厚み１２２を持つ第１絶縁層１２１を有するコンデンサ１４０は、トランジスタ１５０の要求される動的性能を提供するために最適化された第２の厚みを有する、比較的薄い第２絶縁層１３１によって生じる対応漏れ電流率と比較して、劇的に減少した漏れ電流率を示す。コンデンサ１４０の漏れ電流率の顕著な改善が上述の在来のアプローチによって得られるにもかかわらず、第１絶縁層１２１の厚みが増すことに起因して、コンデンサ１４０の単位面積あたりの静電容量（キャパシタンス）がかなり減少してしまうという一つの決定的な欠点がある。在来の従来技術によるアプローチのさらに別の不利な点は、第１および第２絶縁層１２１および１３１の形成に高温酸化プロセスを必要とすることであり、これによってこのプロセスは非常に薄いゲート電極を形成する代替の解決方法、例えば超薄ゲート絶縁膜と形成するための高度デポジション方法など、と一緒に使用することができない。さらに、表面部分１０４（図１ａ）を形成するためのイオンボンバードメント１０５はかなりの酸化物の品質劣化を伴い、第１絶縁層１２１の信頼性の問題を生じさせ、それによって早期のデバイス故障を引き起こす。
上述の問題に鑑みて、トランジスタ素子および受動コンデンサを含み、コンデンサの漏れ電流が、単位面積あたりの静電容量および装置製造時のプロセスの互換性および／または信頼性などの装置の特性に甚だしく不利な影響を与えることなく改善された、改良された半導体装置が求められている。
一般的に、本発明は半導体装置および対応する製造方法に関連し、受動コンデンサは比較的高い誘電率を示す絶縁体を含み、それによって単位面積あたりの静電容量大幅に増加する一方で、絶縁体の厚みを所望の低い漏れ電流率を確実にするために適切に選択することができる。同時に、電界効果トランジスタのゲート絶縁膜は、プロセス上の要求およびトランジスタ素子に要求される性能を保証する材料に従って、形成することができる。従って、本発明は、これまでのところ電界効果トランジスタのゲート電極としての高Ｋ材料の採用は、これらの高Ｋ材料によって引き起こされるチャネル移動度の減少に起因して、これらの材料がトランジスタのかなりの品質低下を引き起こすために、成功裏に実現されたことはないものの、それでもなお、高K絶縁体と下地の能動領域との間の界面における低下したキャリア移動度（carrier mobility）によってはコンデンサの性能は実質的な影響を受けないので、それらをコンデンサ絶縁体として同じチップ領域に実装可能である、との発明者の発想に基づいている。
本発明の一実施形態に従って、半導体装置は、互いに絶縁分離構造によって分離された、第１能動半導体領域および第２能動半導体領域を含む。コンデンサは第１能動半導体領域内およびその上に形成され、第１絶縁層は第１能動領域に形成される。第１絶縁層は第１誘電率を持つ。さらに、電界効果トランジスタが第２能動半導体領域内およびその上に形成される。この電界効果トランジスタは、前記第１誘電率よりも小さい第２誘電率を持つ材料から形成されるゲート絶縁層２３１を含む。
本発明の他の実施形態に従って、半導体装置は、第１半導体領域内およびその上に形成された第１容量性素子と、第２能動領域内およびその上に形成された第２容量性素子とを備える。第１および第２容量性素子はそれぞれ、第１の厚みを持つ第１絶縁層および第２の厚みを持つ第２絶縁層を含み、ならびに第１絶縁層上に形成される第１導電層および第２絶縁層上に形成される第２導電層を含む。さらに、第１容量性素子の単位面積あたりの静電容量（キャパシタンス）は第２容量性素子のそれに等しいか、またはそれよりも大きい。ここで、第２の厚みは第１の厚みよりも薄い。
本発明のさらに他の実施形態に従って、半導体装置を形成する方法は、分離構造によって分離された、第１半導体領域と第２半導体領域とが形成された基板を提供するステップを含む。さらに、第１半導体領域に、第１誘電率を持ち、第１の厚さを持つ第１絶縁層を形成する。さらに、第２半導体領域に、第２誘電率を持ち、第２の厚さを持つ第２絶縁層を形成する。さらに、第１および第２絶縁層上に導電材料を形成して、第１容量性素子および第２容量性素子を作る。第１誘電率は前記第２誘電率よりも高い。
本発明のさらに他の実施形態に従って、半導体装置を形成する方法は、電界効果トランジスタ素子および受動コンデンサを含む半導体装置を製造する方法であって、シャロートレンチ分離構造を形成することによって、第１能動領域および第２能動領域を定義するステップを含む。さらに、コンデンサ絶縁体として、第１半導体領域上に第１絶縁層を形成し、電界効果トランジスタ素子のゲート絶縁膜として、第２絶縁層を第２能動領域に形成する。さらに、第１絶縁層の誘電率は第２絶縁層のそれよりも高い。
本発明は、添付の図面と関係付けて、以下の説明を参照することによって理解できるであろう。図面中、類似の参照符号は類似の要素を示している。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
本発明は様々な変形および代替の形態をとりうるが、その特定の実施形態を例示のために図面に示し、本明細書において詳細に説明する。しかしながら、特定の実施形態についての本明細書中の説明は、開示された特定の形態に本発明を限定しようとするものではなく、むしろ反対に、添付の特許請求の範囲に規定される本発明の精神および範囲の範疇に入る、すべての変形物、均等物および代替物を含むことを意図している、ことを理解してもらいたい。
本発明の例示としての実施形態を以下説明する。明確化のために、本明細書では、現実の実施品のすべての特徴を説明することはしない。そのような現実の実施品の開発においては、例えばシステム関連の順守事項およびビジネス上の制約など、実用化の事例毎に異なる、開発者の特定の目標を達成するために、数々の実施に則した判断を行わなければならないことは当然理解してもらえるだろう。さらに、そのような開発努力は複雑で時間のかかるものであるかもしれないが、それにもかかわらず本明細書の開示による利益を得た当業者にとっては日常作業に過ぎないことも理解できるであろう。
本発明を添付の図面を参照して説明する。図面において半導体装置の様々な領域および構造が非常に精密な、はっきりとした構造およびプロファイルを持つように描かれているが、当業者であれば、実際にはこれらの領域および構造は図面に描かれているようには精密ではないことを理解している。さらに、図面に描かれた様々な構造およびドーピングされた領域の相対的な大きさは、製造されたデバイス上のそれらの構造および領域のサイズに対して誇張され、または縮小されていることがある。それにもかかわらず、添付の図面は本発明の例示的な実施形態を説明する目的で含まれているものである。本明細書において使用される用語および言い回しは、関連技術分野の当業者によるそれらの用語および言い回しの理解と一致する意味を持つものとして理解され、解釈されるべきである。用語または言い回しの特別な定義、つまり当業者によって通常および一般的に理解される意味とは異なった定義を、本明細書における用語または言い回しの一貫した用法によってほのめかそうとするものではない。ある用語や言い回しに対して特別な意味、つまり当業者によって理解されるのとは違う意味を持たせようとする場合には、そのような特別な定義は、直接的かつ明確にその用語または言い回しの特別な定義を与える定義付けとして、明細書に明白に記載される。
図２ａ−２ｇに、本発明の実施形態をさらに詳細に示す。図２ａにおいて、半導体装置２００は、シリコン基板、ガラス基板、サファイア基板、ＳＯＩ（Silicon on Insulator）基板などの任意の適切な基板である基板２０１を含む。使用される特定のタイプに関係なく、基板２０１は、一般的に高度に複雑な回路において用いられているシャロートレンチ分離などの分離構造２０２によって互いに実質的に分離された第１半導体領域２２０と、第２半導体領域２３０とを備える。半導体装置２００の上面に、第１の厚みを持つ第１絶縁層２２１が形成される。この第１絶縁層２２１は高い誘電率ｋで表される高い誘電率を示す材料から構成される。第１絶縁層２２１に好適に用いることができる材料には、ジルコニウム酸化物、および／またはジルコニウムケイ酸塩（silicate）および／またはハフニウム酸化物および／またはハフニウムケイ酸塩を含むが、本発明をこれらの材料に限定するものではない。一般的に用いられる二酸化シリコン（一定量の窒素を含むこともある）と比較して、これらの材料のｋ値は少なくとも二倍、またはそれ以上である。誘電率の正確な値は、デポジションのパラメータに依存し、それによって第１の厚み２２２はデポジションパラメータに従って、第１半導体領域２２０内に、またはその上に形成されるコンデンサに要求される最終的な容量性結合を達成するように選択される。さらに、第１の厚み２２２は漏れ電流に対する所望の抵抗値に合うように選択され、それによって一般的には、漏れ電流を特定された閾値よりも小さく維持しながら、特定の誘電率、単位面積あたりの大きな静電容量を示す、与えられた絶縁材料に対する最適値を決定する。一実施形態として、第１絶縁層２２１の材料としてジルコニウム酸化物が選択されたときは、厚み２２２はおおよ３−１５ｎｍの幅を持ちうる。
図２ａに示す半導体装置２００を形成するための典型的なプロセスフローは、分離構造２０２を形成する周知のフォトリソグラフィーおよびエッチング技術と、第１絶縁層２２１を形成するための周知かつ確立されたデポジション方法を含む。従って、これらのプロセスステップについての詳しい説明は省略する。
図２ｂは、第１半導体領域２２０の上部に、そして対応する分離構造２０２の一部にかかるようにレジストマスク２０３が形成された半導体装置２００を示す。レジストマスク２０３は、減結合コンデンサなどの容量性素子を形成するために用いられる、第１半導体領域２２０と分離構造２０２の両方の領域を覆う。レジストマスク２０３の形成には、周知のフォトリソグラフィー技術が用いられるが、説明の簡略化のためにここでは詳細には説明しない。続いて、基板２０１を等方性エッチングまたは異方性エッチングプロセスである選択性エッチングプロセスで処理することにより、第１絶縁層２２１をパターン化する。
図２ｃは、コンデンサ絶縁体２２１ａを形成するために第１絶縁層２２１をパターン化し、さらにフォトレジストマスク２０３を取り除いた後の、半導体装置２００を示す。続いて、それまでのプロセス段階によるすべての残渣を取り除くために清浄され、それによって、形成されるべき電界効果トランジスタのゲート絶縁膜として機能する絶縁層を設ける第２半導体領域２３０を準備する。
図２ｄは、厚み２３２を有し、第２半導体領域２３０上に形成される第２絶縁層２３１を持つ、半導体装置２００を示す。第２絶縁層２３１は、非常に複雑な電界効果トランジスタのゲート絶縁膜の仕様に合った特性を示す。例えば、第２絶縁層２３１は、下地の第２半導体領域２３０に対する形成されるゲート電極の容量性結合が十分になるように選択された厚み２３２を持つ二酸化シリコンまたは酸窒化シリコンから構成される。例えば、第２の厚み２３２は、形成される電界効果トランジスタの設計上の要求に応じて、おおよそ１−５ｎｍの範囲から選択される。
一実施形態では（図示せず）、第２絶縁層２３１を形成する前に、コンデンサ絶縁体２２１ａの上に薄いバリア層を形成してもよい。例えば、薄い窒化シリコン層を半導体装置２００の上にデポジションして、その後、第２絶縁層２３１の形成前に、第２半導体領域２３０からそれを選択的に取り除いてもよい。他の実施形態では、薄い窒化シリコン層またはその他の任意の適切なバリア層を、第１絶縁層２２１（図２ａ）の形成前に形成して、それにより、コンデンサ絶縁体２２１ａの表面部分を覆う追加のバリア層との組み合わせで、この高ｋ絶縁体は薄いバリア層によって実質的に完全に囲まれる。例えば、精密に窒化シリコンをデポジションするプロセス技術は当該技術分野においてすでに確立されており、コンデンサ絶縁体２２１ａを「ラッピング」または被覆するために有利に使用可能である。
第２絶縁層２３１の形成に関しては、従来の酸化法または高速熱酸化法などの進化した炉プロセスを含む、任意の適切なプロセスを用いることができる。２−３ｎｍのオーダーの超薄膜ゲート絶縁膜を必要とする非常に複雑な半導体装置については、別の酸化物および酸窒化物デポジション技術を用いて、要求される第２の厚み２３２を実現することができる。コンデンサ絶縁体２２１ａが薄いバリア層によって被覆され、または実質的に完全に囲まれているときには、第２絶縁層２３１を形成するために用いるプロセスに関係なく、第１半導体領域２２０と第２半導体領域２３０との間の相互汚染（cross contamination）を実質的に避けることができ有利である。
図２ｅは、基板２０１の上にゲート電極材料層２０５をデポジションした、半導体装置２００を示す。典型的な実施形態では、層２０５は実質的にポリシリコンから構成される。他の実施形態では、金属ケイ酸塩または金属などの他の任意の適切な材料を用いる。続いて、層２０５は確立されたフォトリソグラフィーおよびエッチング技術によってパターン化されるので、対応するプロセスステップについては説明しない。
図２ｆは、符号２３１ａで表され、ゲート絶縁膜と呼ばれるパターン化された第２絶縁層２３１上に、形成されたゲート電極２３３を得るために層２０５をパターン化した後の半導体装置２００を示す。コンデンサ絶縁体２２１ａの上、そしてそれぞれの分離構造２０２の一部にかかって、層２０５はコンデンサ電極２２３にパターン化されている。続いて、例えば図１ｃを参照して説明したように、電界効果トランジスタを完成させるための従来のプロセスフローを実行する。
図２ｇは、トランジスタ素子２５０およびコンデンサ２４０を得るための、従来のスペーサ、イオン注入、および自己整合（self align）シリサイド化プロセスを終えた、最終的な半導体装置２００を示す。トランジスタ素子２５０は、ゲート電極２３３、ドレインおよびソース領域２３６の上側部分に形成された金属シリサイド部分２３５を含む。さらに、サイドウォールスペーサ２３４がゲート電極２３３の側壁に近接して形成される。同様に、コンデンサ２４０はサイドウォールスペーサ２２４および金属シリサイド部分２２５を含む。ここで、ドレインおよびソース領域２３６に配置される金属シリサイド部分２３５のような、コンデンサ２４０のためのコンタクト部分は図２ｆおよび２ｇの断面図には図示されていないことに注意すべきである。その理由は、これらのコンタクト部分は、図２ａ−２ｇの描画面に垂直な方向に関して異なった位置に配置されているからである。
結果として、上述の実施形態は、ゲート電極２３３、ゲート絶縁膜２３１ａおよび下地能動領域２３０の組み合わせのような容量性素子、およびコンデンサ電極２２３、コンデンサ絶縁体２２１ａおよび下地の第１半導体領域２２０によって形成されるコンデンサ２４０を含む、半導体装置を提供する。ここで、両方の容量性素子は、必要とされる単位面積あたりの大きな静電容量を示す。ゲート絶縁膜２３１ａは、ゲート絶縁膜２３１ａと能動領域２３０の間の界面におけるキャリア移動度に必要以上に影響を与えることなく、十分なチャネル制御のために、第２能動領域２３０に対するゲート電極２３３の高い容量性結合を提供するように最適化されているが、一方でコンデンサ電極２２３と第１半導体領域２２０の間の容量性結合は高ｋ材料の導入で最適化される。ここで、第１の厚み２２２は、求められる低い漏れ電流を提供するように選択される。従って、高い静電容量を持ち、漏れ電流が減少したコンデンサが、同じチップ領域上で十分なキャリア移動度を実現するために超薄膜ゲート絶縁膜を必要とする非常に複雑なトランジスタ素子との組み合わせで提供される。コンデンサ絶縁体の信頼性は、例えば従来技術で必要とされたような破壊的なイオン注入ステップを廃したこと、そして比較的厚い厚み２２２によって保証される。さらに、図２ａ−２ｇから明らかなように、任意の適切な技術を用いて超薄膜ゲート絶縁膜２３１ａを形成することができるので、高温酸化法の代わりに、高度なデポジションおよびパターン化プロセスを使用することができる。さらに、コンデンサ２４０の単位面積あたりの静電容量は従来の装置と比較してかなり増加すると同時に、漏れ電流は減少しているので、半導体装置の電力消費は減少し、所望の機能を提供するために必要なチップ全体の面積も減少する。単位面積あたりで生成される熱も少なくなり、本発明に従った半導体装置を含む集積回路も装置の十分な冷却の問題を相当緩和することができ、それによって少ない冷却容量の実装で済ませることができる。それはまた、特に携帯型装置における電力消費の大幅な削減にも貢献する。
これまでに開示した特定の実施形態は例示にすぎない。本明細書の教示による利益を得た当業者に明らかなように、本発明を変形することができ、また異なるが均等な方法で実施することができる。例えば、上述の処理ステップは異なった順番で実行することができる。さらに、添付の特許請求の範囲の記載を除いては、本明細書に開示した構造または設計の詳細に、本発明を限定しようとする意図はない。従って、上述の特定の実施形態は改変または修正が可能であり、そのような変形形態は本発明の範囲および精神の中にあるものとして考えられる。従って、保護を求める範囲は添付の特許請求の範囲に記載されるとおりである。
Claims (8)
- 電界効果トランジスタ素子および受動コンデンサを含む半導体装置を形成する方法であって、
分離構造によって分離された第１半導体領域と第２半導体領域とが形成された基板を提供するステップと、
コンデンサ絶縁体として用いるために、前記第１半導体領域表面に、第１誘電率を持ち、第１の厚みを持つ単一の第１高誘電率絶縁層をデポジションするステップと、
前記単一の第１高誘電率絶縁層がデポジションされた後に少なくとも前記の第１半導体領域をマスキングするステップと、
少なくとも前記単一の第１高誘電率絶縁層のマスクされていない部分を取り除くステップと、
前記単一の第１高誘電率絶縁層の露出部分上にキャップ層を形成するステップと、
前記第１高誘電率絶縁層を形成した後、かつ前記キャップ層の形成後に、前記第２半導体領域表面に、前記電界効果トランジスタのゲート絶縁層として用いられる、第２誘電率を持ち、第２の厚みを持つ単一の第２絶縁層を形成するステップと、
前記第１高誘電率絶縁層および第２絶縁層上に形成された導電材料の層をパターン化して、前記電界効果トランジスタ素子および前記受動コンデンサを作るステップと、を含み、
前記第１誘電率は前記第２誘電率よりも高く、
前記第２の厚みは前記第１の厚みよりも薄い、方法。 - 少なくとも前記単一の第１高誘電率絶縁層のマスクされていない部分を取り除くステップは、少なくとも前記単一の第１高誘電率誘電層のマスクされていない部分を選択的に異方性エッチングするステップおよび選択的に等方性エッチングするステップのうちの１つを含む、請求項１記載の方法。
- 前記単一の第２絶縁層を形成するステップは、前記基板を酸化するステップ、前記基板を高速熱酸化するステップ、および、前記単一の第２絶縁層をデポジションするステップのうちの少なくとも１つを含む、請求項１記載の方法。
- 電界効果トランジスタ素子および受動コンデンサを含む半導体装置を製造する方法であって、
分離構造を形成することによって、第１能動領域および第２能動領域を定義するステップと、
コンデンサ絶縁体として用いるために、前記第１能動領域表面上に単一の第１高誘電率絶縁層を形成するステップと、
前記単一の第１高誘電率絶縁層を形成した後、前記電界効果トランジスタのゲート絶縁層として用いられる、単一の第２絶縁層を前記第２能動領域表面に形成するステップと、を含み、
前記単一の第１高誘電率絶縁層の誘電率は前記単一の第２絶縁層のそれよりも高く、
前記単一の第２絶縁層の厚みは前記単一の第１高誘電率絶縁層の厚みよりも薄い、方法。 - 前記単一の第１高誘電率絶縁層を形成するステップは、第１誘電率を持つ材料をデポジションするステップと、前記第１誘電率を持つ材料がデポジションされた後に少なくとも前記第１半導体領域をマスキングするステップと、前記材料のマスクされていない部分を取り除くステップとを含む、請求項４記載の方法。
- 前記材料のマスクされていない部分を取り除くステップは、前記材料の前記マスクされていない部分を選択的に異方性エッチングするステップおよび選択的に等方性エッチングするステップのうちの１つを含む、請求項５記載の方法。
- 前記単一の第２絶縁層を形成するステップの前に、前記単一の第１高誘電率絶縁層の露出部分上にキャップ層を形成するステップをさらに含む、請求項４記載の方法。
- 前記単一の第２絶縁層を形成するステップは、前記基板を酸化するステップ、前記基板を高速熱酸化するステップ、および、前記単一の第２絶縁層をデポジションするステップのうちの少なくとも１つを含む、請求項４記載の方法。
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