KR20040004080A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 장치는 다수의 트랜지스터를 포함하고, 트랜지스터중에서 가장 얇은 게이트 유전층을 갖는 트랜지스터 중 하나는 전원 보호 소자로서 기능하도록 선택되고, 다수의 트랜지스터는 독립적으로 설정된 막두께를 갖는 게이트 유전층을 구비하고, 동일한 전원 전압에 의해 동작되도록 동일 기판 상에 배치된다. 또한, 전원 보호 소자로서 선택된 트랜지스터의 임계 전압은 가장 얇은 게이트 유전층을 갖는 다른 트랜지스터보다 높게 설정된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
발명의 배경
발명의 분야
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히, 고속 및 저전력 소모형 LSI에 적합한 보호 회로 또는 소자를 구비하는 반도체 장치 및 그러한 반도체 장치의 제조 방법에 관한 것이다.
종래의 기술
MOS(metal oxide semiconductor)를 구비한 LSI가 보편화되고 있다. LSI는 CPU, 메모리 회로 등으로 이루어진 내부 회로, 내부 회로 주위에 배치된 외부 인터페이스용 I/O부를 포함한다.
도 18은 종래의 LSI의 내부 회로의 일부를 나타낸다. LSI의 내부 회로(1)는 두 가지 형태의 트랜지스터(Tr)군, 즉, LTr2 및 MTr3으로 이루어진 하이브리드 회로로 구성된다. LTr2 및 MTr3를 함께 구비하는 목적은 고속의 처리 속도와 저전력 소모의 양자를 동시에 만족시키기 위해서이다.
LTr2의 임계 전압(Vt)이 더 높게 설정되고 MTr3의 임계 전압이 더 낮게 설정되지만 내부 회로(1)에서 LTr2 및 MTr3는 동일한 동작 전압하에서 작동하며, 따라서, LTr2는 느린 처리 속도를 갖게 되지만 전력 소모가 낮아지게 되고, MTr3는 고속의 처리 속도를 갖게 되지만 전력 소모가 높아지게 된다. 각각의 임계 전압이 독립적으로 설정된 LTr2 및 MTr3를 구성하는 트랜지스터의 게이트 유전층은 예를 들어, LTr2 트랜지스터의 막두께가 약 2.6㎚이고 MTr3 트랜지스터의 막두께가 1.9㎚로, 서로 상이한 막 두께를 갖는다.
게이트 유전층이 과전류에 견디지 못하고 과전류 통과시 쉽게 파손되므로, 이러한 MOS 장치를 구비한 LSI는 MOS 장치의 유전층의 파손을 방지하는 기능을 하는 전원 보호 회로를 포함하야여 한다. 상기로 인해, LSI에 의해 다중-산화 공정이 고속 처리 속도 및 저전력 소모를 목표로 하는 제조 공정에 채택된 이후, 게이트 유전층이 더 얇아질수록 게이트 유전층의 항복 전압은 약 8.0㎚의 막두께에서 대략 10V로부터 약 3.0㎚의 막두께에서 대략 5 내지 7V로 낮아지게 된다.
LSI의 내부 회로(1)에 구비된 전원 보호 회로(4)는 예를 들어, 다이오드 접속형의 N-채널 트랜지스터이다.
도 1에 도시된 하이브리드 회로에 대해, 전원 보호 회로(4)는 더 얇은 게이트 유전층과 더 낮은 항복 전압을 갖는 MTr3를 보호하기 위한 기능을 가져야 한다. 상기 기능에 덧붙여서, 휴대 장치에 사용되는 저전력 소모형 LSI에 채택될 때 에너지 소모를 감소시키기 위해 전원 보호 회로(4)는 리크 또는 오프 전류를 감소시키도록 설계되어야 한다.
리크 전류 또는 항복 전압의 발생 관계가 좀더 엄격해지는 전류 환경에서, 리크 전류의 증가는 리크 전류 및 항복 전압을 동시에 만족시키기 어렵다는 불편을 초래한다.
본 발명은 독립적으로 설정된 막두께를 갖는 게이트 유전층을 구비하고, 동일 전원으로부터의 전압에 의해 동작되도록 동일 기판 상에 배치된 다수의 트랜지스터를 포함하는 반도체 장치를 제공하는 것으로서, 상기 다수의 트랜지스터 사이에 가장 얇은 게이트 유전층을 갖는 트랜지스터가 전원 보호 소자로서 사용된다.
이러한 반도체 장치에서, 전원 보호 소자로서 기능하는 트랜지스터의 임계 전압은 가장 얇은 게이트 유전층을 갖는 트랜지스터의 임계 전압보다 높게 설정된다. 리크 전류가 감소될 수 있는 이러한 배치에 의해, 리크 전류와 항복 전압을 동시에 모두 만족시킬 수 있다.
본 발명에 따르면, 반도체 장치는, 기판; 및 기판 상에 형성되고 동일한 전원에 의해 발생된 전압에 의해 동작되고, 게이트 유전층을 각각 구비하며, 서로 상이한 트랜지스터 두께를 갖는 다수의 트랜지스터를 포함하고, 가장 얇은 게이트 유전층을 갖는 다수의 트랜지스터중 하나가 전원 보호 소자로 기능하도록 선택된다.
가장 얇은 게이트 유전층을 포함하는 트랜지스터가 전원 보호 소자로서 기능하도록 선택되면, 나머지 트랜지스터는 선택된 트랜지스터에 의해 보호될 수 있다.
전원 보호 소자로서 기능하도록 선택된 트랜지스터는 선택된 트랜지스터 이외의 나머지 트랜지스터들보다 얇거나 선택된 트랜지스터와 동일한 게이트 유전층 두께를 갖는 트랜지스터보다 높은 임계 전압을 갖도록 설정될 수 있다.
전원 보호 소자로서 기능하도록 선택된 트랜지스터가 더 높은 임계 전압을 갖도록 설정되면, 리크 또는 오프 전류가 감소될 수 있다.
다수의 트랜지스터는 상이한 막두께를 갖는 두 개 이상의 게이트 유전층을 형성하기 위한 다중 산화 공정을 통해 제조될 수 있고, 다수의 트랜지스터는 임계 전압과 게이트 유전층의 두께가 서로 상이하게 조합된 적어도 세가지 종류의 트랜지스터를 포함할 수 있다.
다수의 트랜지스터는 I/O부에 의해 둘러싸인 내부 회로에서 배치될 수 있다.
다수의 트랜지스터는 고속 처리형 트랜지스터와 저전력 소모형 트랜지스터를 포함할 수 있다. 전원 보호 소자로서 기능하도록 선택된 트랜지스터는 고속 처리형 트랜지스터의 임계전압보다 더 높은 임계 전압을 가질 수 있다. 전원 보호 소자로서 기능하도록 선택된 트랜지스터는 고속 처리형 트랜지스터보다 얇거나 동일한 유전층 두께를 가질 수 있다. 전원 보호 소자로서 기능하도록 선택된 트랜지스터의 리크 전류는 고속 처리형 트랜지스터보다 작아질 수 있다.
본 발명에 따르면, 반도체 장치의 제조 방볍이 제공된다. 상기 방법은 기팡 상에 독립적으로 설정된 막두께의 게이트 유전층을 갖는 다수의 트랜지스터군을 포함하는 내부 회로를 형성하는 단계를 포함하고, 하나의 트랜지스터가 내부 회로를 형성하는 단계동안 추가 공정을 수행하지 않고 전원 보호 소자로서 형성될 수 있다.
상기 방법에서, 가장 얇은 게이트 유전층을 갖는 하나의 트랜지스터는 전원 보호 소자로서 형성될 수 있다.
상기 방법에서, 내부 회로의 형성 단계는 동일 시간에 적어도 하나의 트랜지스터와 전원 보호 소자의 게이트 유전층을 형성하는 단계를 포함하고, 전원 보호 소자용 채널 도즈량은 적어도 하나의 트랜지스터용 채널 도즈량보다 많다.
상기 방법에서, 전원 보호 소자용 채널 도즈량는 내부 회로에 포함된 적어도 두 개의 트랜지스터용 총 채널 도즈량와 동일하다.
상기 방법에서, 내부 회로의 형성 단계는 트랜지스터에 포함된 전원 보호 소자 이외의 제 1의 트랜지스터의 제 1의 형성 영역 내에 제 1의 불순물 이온 주입을 수행하는 단계; 트랜지스터에 포함된 제 1의 트랜지스터 또는 전원 보호 소자 이외에 제 2의 트랜지스터의 제 2의 형성 영역내에 제 2의 불순물 이온 주입을 수행하는 단계를 포함하고, 제 1의 불순물 이온 주입 및 제 2의 불순물 이온 주입은 전원 보호 소자의 임계 전압을 조정하기 위해 전원 보호 소자의 영역 내에서 수행될 수 있다.
또한, 본 발명에 따른 제조 방법을 통해, 상기 반도체 장치를 구현할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 내부 구조를 도시하는 개략 평면도.
도 2는 도 1의 내부 회로의 일부의 회로도.
도 3은 도 1의 내부 회로, 전원 보호 회로, 및 입출력부의 기능의 비교 테이블.
도 4의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 4는 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 5의 A는 도 1의 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 5의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 6은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 7의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 7의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 8의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 8의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 9의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 9의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 10의 A은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 10의 B은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 11의 A은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 11의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 12의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 12의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 13의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 13의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 14의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 14의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 15의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 15의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 16의 A는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 16의 B는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 17는 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도.
도 18은 종래의 LSI의 내부 회로의 회로도.
♠도면의 주요 부호에 대한 부호의 설명♠
10 : LSI
10a : 기판
11 : 내부 회로
12 : I/O부
13 : Mcore
14 : Lcore
15 : Mpcore
16 : SRAM
17 : 소자 분리 영역
18, 19, 20, 21, 22, 23, 25, 28, 30, 31 : 포토레지스트
22, 24, 26 : 내부 산화층
27 : 게이트 폴리실리콘
29a, 29b, 29c : 게이트 전극
32 : 제 1의 TEOS 산화층
33 : 제 2의 TEOS 산화층
도 1은 본 발명의 실시예에 따른 반도체 장치(LSI)의 내부 구조를 도시하는 개략 평면도이다.
도 1에 도시된 바와 같이, MOS 장치를 구비하는 LSI(10)는 내부 회로(11) 및 내부 회로(11) 주위에 배치된 외부 인터페이스용 I/O부(12)를 포함한다.
내부 회로(11)는 내부 회로(11)에 사용하기 위해 특별히 설계되고 상이한 형태의 트랜지스터군을 각각 구성하는 Mcore(13) 및 Lcore(14), Mpcord(15) 및 SRAM(16; Static Random Access Memory) 으로 구성된다.
내부 회로(11)는 저전력 소모와 고속의 처리 속도를 동시에 만족시키기 위해 전력 소모를 감소시키기 위한 Lcore(14) 및 고속 처리를 위한 Mcore(13)를 포함하는 하이브리드 회로로 구성된다. 본 실시예에서, Mpcore(15)는 전원 보호 회로 또는 소자로서 기능한다.
도 2는 도 1에 도시된 내부 회로의 일부의 회로도이다.
Mpcore(15)는 예를 들어, Mcore(13)의 임계 전압(HVt-M)의 증가에 의해 활성화 될 때 전원 보호 회로로서 기능하기 위해 다이오드 접속형의 N-채널 트랜지스터로 구성된다.
도 3은 도 1에 도시된 I/O부(12)와 내부 회로(11)의 전원 보호 회로로서 기능하는 Mpcore(15), Lcore(14), Mcore(13)의 기능 비교 테이블이다. 도 3의 테이블에 따르면, 예를 들어, 임계 전압(Vt)은 Mcore(13)과 Lcore(14)에 대해 각각 설정된다. Mcore(13)은 Lcore(14; 약 0.47V)보다 낮은 임계 전압(약 0.35V)을 갖도록 구성된다.
게이트 유전층의 두께에 관해서는, Mcore(13)의 게이트 유전층의 두께(약 1.9㎚)는 Lcore(14)의 유전층의 두께(약 2.6㎚)보다 얇다.
본 실시예에서, 게이트 유전층은 SiO2로 구성되지만, SiON, Si3N4, TiO2(산화 티탄), Al2O3(산화 알루미늄), ZrO2(산화 지르코늄), HfO2(산화 하프늄) 등을 사용할 수도 있다.
동작 전압은 Mcore(13)와 Lcore(14) 양쪽 모두 1.2V로 동일하지만, Mcore(13)는 Lcore(14)보다 큰 리크 또는 오프 전류를 갖는다. 처리 속도에 관해서는, Mcore(13)는 Lcore(14)보다 빠르고, Mcore(13)는 Lcore(14)보다 에너지를 더 소비하며, Mcore(13)는 게이트 유전층에서 Lcore(14)의 항복 전압(약 7V)보다 더 낮은 항복 전압(약 5V)을 갖는다.
전원 보호 회로로서 기능하는 Mpcore(15)와 Mcore(13)를 비교하면, 임계 전압(Vt)은 Mcore(13)보다 Mpcore(15)에서 더 높게 설정되고, 게이트 유전층의 두께는 양쪽 모두 약 1.9㎚으로 동일하다. Mpcore(15)의 동작 전압은 Mcore(13)과 Lcore(14)와 동일하게 1.2V이고, Mpcore(15)는 Mcore(13)보다 낮은 리크 또는 오프 전류를 가지며, Mcore(13)와 동일한 게이트 유전층 항복 전압(약 5V)을 갖는다.
I/O부(12; 외부 인터페이스)에 관해서는, 게이트 유전층의 두께는 약 7.2㎚이고, 동작 전압은 3.3V이며, 게이트 유전층의 항복 전압은 약 10V정도로 높다.
도 4의 A내지 도 17은 도 1에 도시된 반도체 장치의 제조 방법을 설명하기 위한 개략 단면도이다. 이들 도면은 MOS 장치를 구비하는 LSI(10)의 N-채널 트랜지스터의 형성 공정만을 나타낸다.
도 4의 A 내지 도 17에 도시된 바와 같이, 먼저 소자 분리 영역(17)이 기판(10a) 상에 형성된다(도 4의 A). 포토리소그래피에 의해 기판(10a) 상에 필드 포토레지스트가 형성된 후, 약 300㎚ 깊이의 쉘로우 트렌치가 패터닝되고, 그 안에 약 500㎚ 두께의 HD(고밀도 플라즈마) 산화층을 매입하고, 소자 분리 영역(17)을 형성하기 위해 CMP(chemical mechanical polishing)가 수행된다.
N-채널 트랜지스터(웰 및 채널)이 다음과 같이 형성된다.
I/O부 상에 이온 주입을 위해 포토레지스트(18; PR)가 기판(10a) 상에 형성되고, 포토레지스트(18) 상에 개구를 마련하는 I/O부 N-채널 트랜지스터 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 붕소(B)의 이온 주입이 80keV, 5.0×1012/㎝2, 섭씨 0도의 조건하에서 수행되고, 임계 전압을 조정하기 위한 붕소의 이온 주입이 20keV, 2.7×1012/㎝2, 섭씨 0도의 조건하에서 수행된다(도 4의 B).
I/O부상에 이온 주입을 수행한 후, Mcore 상에 이온 주입용 포토레지스트(19)가 형성되고, 포토레지스트(19)상에 개구를 구비하는 Mcore 및 SRAM N-채널 트랜지스터의 각 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 붕소의 이온 주입이 150keV, 2.0×1013/㎝2, 섭씨 0도의 조건하에서 수행되며, 임계 전압을 조정하기 위한 붕소의 이온 주입이 15keV, 9.4×1012/㎝2, 섭씨 7도의 조건하에서 수행된다(도 5의 A).
Mcore상에 이온 주입을 수행한 후, Lcore 상에 이온 주입용 포토레지스트를 형성하고, 포토레지스트(20) 상에 개구를 구비하는 Lcore N-채널 트랜지스터와 Mpcore(전원 보호 N-채널 트랜지스터)의 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 붕소의 이온 주입을 150keV, 2.0×1013/㎝2, 섭씨 0도의 조건하에서 수행하며, 임계 전압을 조정하기 위한 붕소의 이온 주입이 15keV, 1.2×1013/㎝2, 섭씨 7도의 조건하에서 수행된다(도 5의 B).
Lcore 상에 이온 주입을 수행한 후, SRAM상에 이온 주입용 포토레지스트(21)를 형성하고, 포토레지스트(21) 상에 개구를 구비하는 SRAM N-채널 트랜지스터와 Mpcore(전원 보호 N-채널 트랜지스터)의 형성 영역 내에, 임계 전압 조정용 불순물로서 사용되는 붕소의 추가 이온 주입을 15keV, 4.1×1012/㎝2, 섭씨 0도의 조건하에서 수행한다(도 6), 여기에서, SRAM(16)의 임계 전압은 독립적으로 제어된다(Mpcore의 임계 전압은 종속).
다음에, P-채널 트랜지스터(웰 및 채널)이 형성된다. N-채널 트랜지스터와 유사한 P-채널 트랜지스터의 형성 공정은 도면은 생략하지만 이하와 같이 진행된다.
P-채널 트랜지스터의 형성을 위해, I/O부 상에 이온 주입용 포토레지스트가 형성되고, 포토레지스트 상에 개구를 구비하는 I/O부 P-채널 트랜지스터의 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 인(P)의 이온 주입이 400keV, 1.5×1013/㎝2, 섭씨 0도의 조건하에서 수행되고, 그 후 임계 전압을 조정하기 위한 비소(As)의 이온 주입이 100keV, 2.9×1012/㎝2, 섭씨 0도의 조건하에서 수행된다.
I/O부 상에 이온 주입을 수행한 후, Mcore 상에 이온 주입용 포토레지스트를 형성하고, 포토레지스트 상에 개구를 구비하는 Mcore P-채널 트랜지스터의 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 인(P)의 이온 주입이 400keV, 1.5×1013/㎝2, 섭씨 0도의 조건하에서 수행되고, 임계 전압을 조정하기 위한 비소의 이온 주입이 100keV, 8.3×1012/㎝2, 섭씨 0도의 조건하에서 수행된다.
Mcore 상에 이온 주입을 수행한 후, SRAM 상에 이온 주입용 포토레지스트를 형성하고, 포토레지스트 상에 개구를 구비하는 SRAM N-채널 트랜지스터의 형성 영역 내에, 웰을 형성하기 위한 불순물로서 사용되는 인의 이온 주입이 350keV, 2.0×1013/㎝2, 섭씨 0도의 조건하에서 수행되고, 임계 전압을 조정하기 위한 비소의 이온 주입이 100keV, 1.4×1013/㎝2, 섭씨 0도의 조건하에서 수행된다.
P-채널 트랜지스터와 N-채널 트랜지스터의 웰과 채널을 형성한 후, 섭씨 1000℃의 질소 분위기에서 10초간 램프 어닐링이 수행된다(도 7의 A).
총 이온 주입량은 Mcore 형성 영역 9.4×1012/㎝2; SRAM 형성 영역(Mcore+SRAM) 1.35×1013/㎝2; Mpcore 형성 영역(Lcore+SRAM) 1.61×1013/㎝2; Lcore 형성 영역 1.2×1013/㎝2이고 Mcore 형성 영역 또는 SRAM 형성 영역보다 Mpcore 형성 영역에 이온 주입량이 더 많게 된다.
그리고, 본 실시예에서 산화층인 세종류의 게이트 유전층이 기판(10a)상에 서로 상이한 막두께로 형성된다.
우선 전체 웨이퍼 표면의 열산화가 수행되어, 약 7.5㎚ 두께의 제 1의 내부 산화층(22)이 형성된다(도 7의 B). 그리고, 제 1의 내부 산화층(22) 상에 에칭용 포토레지스트(23)를 웨이퍼 전면에 형성하고, 개구를 Lcore 형성 영역에만 개구를 형성한다(도 8의 A).
포토레지스트(23)를 형성한 후, 웨트 에칭이 제 1의 내부 산화층(22)에 수행되어 제 1의 내부 산화층(22)을 Lcore 형성 영역에서 제거하고(도 8의 B), 포토레지스트(23)를 제거한다(도 9의 A).
포토레지스트(23)를 제거한 후, 웨이퍼 전면의 열산화를 수행하여, Lcore 형성 영역에서 약 2.6㎚ 두께의 제 2의 내부 산화층(24)을 형성한다. 그 후 제 2의 내부 산화층(22)과 제 2의 내부 산화층(24) 에칭용 포토레지스트(25)를 웨이퍼 전면에 형성하고 Mcore 형성 영역, SRAM 형성 영역 및 Mpcore 형성 영역에만 개구를 형성한다(도 10의 A).
포토레지스트(25)를 형성한 후, 제 1의 내부 산화층(22)상에 웨트 에칭을 수행하여 I/O부 형성 영역과 Lcore 형성 영역, 즉 Mcore 형성 영역, SRAM 형성 영역 및 Mpcore 형성 영역을 제외한 제 1의 내부 산화층(22)을 제거하고(도 10의 B), 그 후 포토레지스트(25)를 제거한다(도 11의 A).
포토레지스트(25)를 제거한 후, 웨이퍼 전면의 열산화를 수행하여 Mcore, SRAM 및 Mpcore에 대응하는 영역에 약 1.9㎚ 두께의 제 3의 내부 산화층(26)을 형성한다(도 11의 B).
그 후, 게이트 전극을 형성한다. 게이트 폴리실리콘(27)이 약 150㎚의 두께로 성장되고, 게이트 폴리실리콘(27) 에칭을 위해 포토레지스트(28)가 형성된다(도 12의 A). 포토레지스트(28) 형성 후, 게이트 폴리실리콘(27)에 플라즈마 에칭이 수행되고, 그 후, 포토레지스트(28)이 제거된다(도 12의 B).
그 결과, 각각 약 0.1㎛의 게이트 길이를 갖는 게이트 전극(29a)이 Mcore 형성 영역, SRAM 형성 영역 및 Mpcore 형성 영역에 형성되고, 약 0.12㎛의 게이트 길이를 갖는 게이트 전극(29b)이 Lcore 형성 영역에 형성되고, 약 0.44㎛의 게이트 길이를 갖는 게이트 전극(29c)이 I/O부 형성 영역에 형성된다.
다음으로, 포토레지스트(30)가 I/O부 형성 영역을 제외한 웨이퍼 전면에 형성되고, 인이 I/O부 N-채널 트랜지스터 형성 영역에 주입되어 LDD(lightly doped drain) 구조를 형성한다(도 13의 A).
포토레지스트(30)를 제거한 후, 포토레지스트(31)가 I/O부 형성 영역에 형성되고, BF2및 비소가 I/O부 형성 영역을 제외한 N-채널 트랜지스터에 주입되어 익스텐션(extension) 및 포켓(pocket)을 형성한다(도 13의 B).
그 후, 제 1의 TEOS(tetraethyl-orthosilicate) 산화층(32)과 제 2의 TEOS 산화층(33)이 성장된다(도 14의 A). 그리고 에치백이 수행되어 게이트 전극(29a, 29b, 및 29c)의 측벽이 형성된다(도 14의 B).
포토레지스트가 형성되고, 붕소 이온이 모든 P-채널 트랜지스터 형성 영역에 주입되고, 비소가 모든 N-채널 트랜지스터 형성 영역에 주입되어, SD(소스/드레인) 영역이 형성된다(도 15의 A). 그리고, 산화층(35)이 웨이퍼 전면에 성장되어 게이트 전극(29a, 29b 및 29c)을 피복하고, 램프 어닐링이 수행된다(도 15의 B).
그 후, 코발트 스퍼터링과 과도한 코발트를 제거하기 위한 에칭이 수행되어, 코발트 실리사이드(CoSi2)가 형성된다(도 16의 A). 그리고, 컨택트 에칭을 수행하기 위한 에칭-스토퍼 질화층(36)과 산화층(37)이 성장된다(도 16의 B).
오존 TEOS BPSG(boron phosphor silicate glass)가 약 800㎚ 두께로 성장하고, 평탄화를 위해 CMP가 수행된다. 그 결과, 층간 유전막(38)이 형성된다(도 17).
상술한 바와 같이, MOS 장치를 구비하는 LSI(10)에서, 세 종류의 다른 막두께의 산화층을 갖는 트랜지스터가 형성되고, 가장 얇은 게이트 유전층을 갖는 트랜지스터 중 하나가 전원 보호 소자로서 사용된다.
상기 실시예에서, Lcore와 Mcore를 포함하는 내부 회로에 대해, 게이트 유전층의 막두께와 임계 전압(Vt)이 각각 설정되고(Lcore에서 게이트 유전층의 두께는 약 2.6㎚이고 Vt는 약 0.47V, Mcore에서 게이트 유전층의 두께는 약 1.9㎚이고 Vt는 약 0.35V이다), Mcore보다 높은 Vt를 갖는 Mpcore(게이트 유전층의 두께는 약 1.9㎚으로 Mcore와 동일하지만, Mcore보다 Vt가 높음)는 내부 회로(11)의 전원 보호 회로로서 사용되고, 상이한 두께를 갖는 두 개 이상의 게이트 유전층을 형성하기 위한 다중-산화 공정을 수행한 후 제조된 고속 및 저전력 소모형 LSI에 적합하다.
따라서, 내부 회로(11; Lcore와 Mcore)용 전원 보호 회로로서 기능하는 Mpcore는 Mcore보다 높은 Vt와 Mcore와 동일하거나 더 얇은 게이트 유전층 두께를 갖는다.
본 실시예에서, Mpcore는 임계 전압 조정을 위한 채널 도즈량이 (SRAM+Lcore)와 동일하게 되도록 함으로써 더 높은 Vt가 얻어진다. 즉, Mpcore용 채널 도즈량이 SRAM과 Lcore의 총계와 동일하도록 레이아웃을 설계함으로써 추가 공정이 필요없다. 또한, Mpcore가 임계 전압 조정용 채널 도즈량이 (Mcore+Lcore)와 동일하게 되도록 함으로써 더 높은 Vt를 갖도록 설계되는 경우에도, 추가 공정이 필요하지 않고 상기와 동일한 효과를 얻을 수 있다.
따라서, 상이한 막두께를 갖는 두 종류 이상의 게이트 유전층을 MOS 장치를구비하는 LSI(10)의 내부 회로(11)에 구비함으로써, 리크 전류가 감소될 수 있고, 더 낮은 리크 전류 및 더 높은 항복 전압에 대한 요구 양쪽을 동시에 만족시킬 수 있다. 또한, 본 실시예에 따르면 최소 리크 전류를 갖는 전원 보호 회로가 추가 공정 없이 얻어질 수 있다. 상기는 전원 보호 회로용 트랜지스트로서 Lcore보다 낮은 항복 전압을 갖는 Mpcore를 사용하였기 때문이고, 내부 회로(11)에 Mcore보다도, 전원 보호 회로로서 기능하는 Mpcore용 임계 전압을 더 높게 설정하였기 때문이다
또한, 상기 실시예에서, 회로를 구성하도록 사용된 트랜지스터는 본 실시예에 사용된 도전형(예를 들어 N-채널 트랜지스터)에 한정되는 것이 아니라, 다른 도전형(예를 들어 P-채널 트랜지스터)도 사용될 수 있다.
상술한 바와 같이, 본 발명은 게이트 절연막의 막두께가 독립 설정되고 동일 기판상에 형성되고 동일 전원 전압으로 동작하는 복수의 트랜지스터 중의, 가장 얇은 게이트 절연막을 갖는 트랜지스터를 전원 보호 소자로서 사용하는 것을 특징으로 하고 있다.
또한, 전원 보호 소자로서 기능하는 트랜지스터의 임계 전압은 가장 얇은 게이트 절연막의 트랜지스터의 임계 전압보다 높게 설정된다. 이로 인해, 리크 전류가 감소되고, 리크 전류와 항복 전압을 동시에 만족시킬 수 있다.
또한, 본 발명에 관한 반도체 장치의 제조 방법에 의해, 상기 반도체 장치를 실현할 수가 있다.
본 발명이 상기 실시예를 예로 들어 기술하였지만, 본 발명의 범위내에서 벗어나지 않고 첨부된 청구항에 의해 정의되는 범위 내에서 다양한 변형이 이루어질 수 있다.

Claims (18)

  1. 기판; 및
    동일한 전원에 의해 발생되는 전압에 의해 동작되고, 상기 기판 상에 형성된 다수의 트랜지스터를 포함하고
    상기 트랜지스터 각각은 게이트 유전층을 구비하고, 상기 다수의 트랜지스터는 서로 상이한 트랜지스터 두께를 가지며,
    가장 얇은 게이트 유전층을 갖는 상기 다수의 트랜지스터중 하나는 전원 보호 소자로서 기능하도록 선택되는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터의 임계 전압은, 상기 선택된 트랜지스터 이외의 나머지 상기 다수의 트랜지스터보다 얇거나 상기 선택된 트랜지스터와 동일한 게이트 유전층 두께를 갖는 트랜지스터의 임계 전압보다 높게 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 다수의 트랜지스터는 상이한 막두께를 갖는 두 개 이상의 게이트 유전층을 형성하기 위한 다중-산화 공정을 통해 제조되고, 상기 다수의 트랜지스터는 서로 상이한 게이트 유전층의 두께와 임계 전압의 조합을 갖는 세종류 이상의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 다수의 트랜지스터는 상이한 막두께를 갖는 두 개 이상의 게이트 유전층을 형성하기 위한 다중-산화 공정을 통해 제조되고, 상기 다수의 트랜지스터는 서로 상이한 게이트 유전층의 두께와 임계 전압의 조합을 갖는 세종류 이상의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 다수의 트랜지스터는 I/O부에 의해 둘러싸인 내부 회로에 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 다수의 트랜지스터는 고속 처리형 트랜지스터와 저전력 소모형 트랜지스터를 포함하고, 상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터는 상기 고속 처리형 트랜지스터보다 높은 임계 전압을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 다수의 트랜지스터는 고속 처리형 트랜지스터와 저전력 소모형 트랜지스터를 포함하고, 상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터는 상기 고속 처리형 트랜지스터보다 얇거나 동일한 유전층 두께를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 다수의 트랜지스터는 고속 처리형 트랜지스터와 저전력 소모형 트랜지스터를 포함하고, 상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터의 리크 전류는 상기 고속 처리형 트랜지스터보다 적은 것을 특징으로 하는 반도체 장치.
  9. 제 1항에 있어서,
    상기 다수의 트랜지스터는 고속 처리형 트랜지스터와 저전력 소모형 트랜지스터를 포함하고, 상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터는 상기 고속 처리형 트랜지스터보다 높은 임계 전압을 갖고, 상기 전원 보호 소자로서 기능하도록 선택된 상기 트랜지스터는 상기 고속 처리형 트랜지스터보다 얇거나 동일한 유전층 두께를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 9항에 있어서,
    상기 다수의 트랜지스터는 I/O부에 의해 둘러싸인 내부 회로에 배치되는 것을 특징으로 하는 반도체 장치.
  11. 기판 상에 독립적으로 설정된 막두께의 게이트 유전층을 갖는 다수의 트랜지스터군을 형성하는 단계를 포함하고, 상기 트랜지스터 중 하나는 추가 공정 없이 상기 내부 회로 형성 단계 중에 전원 보호 소자로서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11항에 있어서,
    가장 얇은 게이트 유전층을 갖는 상기 트랜지스터 중 하나는 상기 전원 보호 소자로서 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 11항에 있어서,
    상기 내부 회로 형성 단계는 상기 트랜지스터 중 적어도 하나 및 상기 전원 보호 소자의 게이트 유전층을 동시에 형성하는 단계를 포함하고, 상기 전원 보호 소자의 채널 도즈량은 상기 트랜지스터중 적어도 하나에 대한 채널 도즈량보다 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12항에 있어서,
    상기 내부 회로 형성 단계는 상기 트랜지스터 중 적어도 하나 및 상기 전원 보호 소자의 게이트 유전층을 동시에 형성하는 단계를 포함하고, 상기 전원 보호 소자의 채널 도즈량은 상기 트랜지스터중 적어도 하나에 대한 채널 도즈량보다 큰것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11항에 있어서,
    상기 전원 보호 소자에 대한 상기 채널 도즈량은 상기 내부 회로에 포함된 상기 두 개 이상의 트랜지스터에 대한 총 채널 도즈량과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 12항에 있어서,
    상기 전원 보호 소자에 대한 상기 채널 도즈량은 상기 내부 회로에 포함된 상기 두 개 이상의 트랜지스터에 대한 총 채널 도즈량과 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11항에 있어서.
    상기 내부 회로 형성 단계는,
    상기 트랜지스터에 포함된 상기 전원 보호 소자 이외의 제 1의 트랜지스터의 제 1의 형성 영역 내에 제 1의 불순물 이온 주입을 수행하는 단계; 및
    상기 트랜지스터에 포함된 상기 제 1의 트랜지스터 또는 상기 전원 보호 소자 이외의 제 2의 트랜지스터의 제 1의 형성 영역 내에 제 2의 불순물 이온 주입을 수행하는 단계를 포함하고.
    상기 제 1의 불순물 이온 주입과 상기 제 2의 불순물 이온 주입은 상기 전원보호 소자의 임계 전압을 조정하기 위해 상기 전원 보호 소자의 영역 내에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 12항에 있어서,
    상기 내부 회로 형성 단계는,
    상기 트랜지스터에 포함된 상기 전원 보호 소자 이외의 제 1의 트랜지스터의 제 1의 형성 영역 내에 제 1의 불순물 이온 주입을 수행하는 단계; 및
    상기 트랜지스터에 포함된 상기 제 1의 트랜지스터 또는 상기 전원 보호 소자 이외의 제 2의 트랜지스터의 제 1의 형성 영역 내에 제 2의 불순물 이온 주입을 수행하는 단계를 포함하고.
    상기 제 1의 불순물 이온 주입과 상기 제 2의 불순물 이온 주입은 상기 전원 보호 소자의 임계 전압을 조정하기 위해 상기 전원 보호 소자의 영역 내에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514139B2 (en) * 2002-04-30 2009-04-07 Sanyo Chemical Industries, Ltd. Polyol component for polyurethane formation comprising anionic diol and composition
JP2006059880A (ja) * 2004-08-17 2006-03-02 Fujitsu Ltd 半導体装置及びその製造方法
KR101058445B1 (ko) 2005-05-23 2011-08-24 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치
DE102005062026A1 (de) * 2005-12-22 2007-06-28 Basf Ag Verfahren der heterogen katalysierten partiellen Gasphasenoxidation von Propylen zu Acrylsäure
JP4898517B2 (ja) * 2007-03-27 2012-03-14 シャープ株式会社 半導体装置の製造方法
US7718496B2 (en) 2007-10-30 2010-05-18 International Business Machines Corporation Techniques for enabling multiple Vt devices using high-K metal gate stacks
US7916571B2 (en) * 2008-05-21 2011-03-29 Qualcomm Incorporated Apparatus for implementing multiple integrated circuits using different gate oxide thicknesses on a single integrated circuit die
JP5202473B2 (ja) * 2009-08-18 2013-06-05 シャープ株式会社 半導体装置の製造方法
JP6513450B2 (ja) * 2015-03-26 2019-05-15 三重富士通セミコンダクター株式会社 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2662303A1 (fr) * 1990-05-17 1991-11-22 Hello Sa Transistor mos a tension de seuil elevee.
US5646808A (en) * 1994-08-05 1997-07-08 Kawasaki Steel Corporation Electrostatic breakdown protection circuit for a semiconductor integrated circuit device
US6137144A (en) * 1998-04-08 2000-10-24 Texas Instruments Incorporated On-chip ESD protection in dual voltage CMOS
US6268250B1 (en) * 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
JP2001015704A (ja) * 1999-06-29 2001-01-19 Hitachi Ltd 半導体集積回路
US6198140B1 (en) * 1999-09-08 2001-03-06 Denso Corporation Semiconductor device including several transistors and method of manufacturing the same
JP2001339047A (ja) * 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
JP2002009168A (ja) * 2000-06-19 2002-01-11 Nec Corp 半導体装置及びその製造方法
US6465308B1 (en) * 2001-05-24 2002-10-15 Taiwan Semiconductor Manufacturing Company Tunable threshold voltage of a thick field oxide ESD protection device with a N-field implant
US6573568B2 (en) * 2001-06-01 2003-06-03 Winbond Electronics Corp. ESD protection devices and methods for reducing trigger voltage

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Publication number Publication date
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US20040004229A1 (en) 2004-01-08

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