JP4898517B2 - 半導体装置の製造方法 - Google Patents
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(a)前記半導体基板上において前記相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜の形成領域に第1の絶縁膜を形成する工程と、
(b)前記(a)工程後、前記相対的に薄いゲート絶縁膜が形成される領域が露出され、かつ、それ以外の領域が被覆されるマスクを前記第1の絶縁膜上に形成する工程と、
(c)前記マスクから露出される領域に、前記相対的に薄いゲート絶縁膜を持つnチャネル型電界効果トランジスタおよびpチャネル型電界効果トランジスタの閾値電圧調整用の不純物を一括して導入する工程と、
(d)前記(c)工程後、前記マスクをエッチングマスクとして、そこから露出する前記第1の絶縁膜をエッチング除去する工程と、
(e)前記(d)工程後、前記半導体基板上に相対的に厚いゲート絶縁膜および相対的に薄いゲート絶縁膜を形成する工程とを有することを特徴とする方法が記載されている。
以下、各工程を詳細に説明する。
まず、P型の半導体基板1に素子分離領域3及び犠牲酸化膜5を形成し、図1(a)に示す構造を得る。
半導体基板1の種類は、限定されない。半導体基板1は、例えば、シリコンなどの元素半導体基板又はGaAsなどの化合物半導体基板からなる。
素子分離領域3の種類は、限定されない。素子分離領域3は、例えば、STI(Shallow Trench Isolation)からなる。素子分離領域3は、一般的な方法で形成することができる。
犠牲酸化膜5の種類、膜厚及び形成方法は、限定されない。犠牲酸化膜5は、例えば、酸化シリコン膜からなる。犠牲酸化膜5は、例えば、半導体基板1の熱酸化によって形成することができる。犠牲酸化膜5の膜厚は、例えば、10〜20nmにする。
素子分離領域3及び犠牲酸化膜5は、不要な場合には省略可能である。
次に、第1NMOSトランジスタ形成領域に開口部を有するNMOSトランジスタ用第1マスク7aを形成し、NMOSトランジスタ用第1マスク7aを用いて半導体基板1に第1P型イオン注入9aを行うことによって、第1P型ウエル11aを形成すると共に第1NMOSトランジスタの閾値電圧を調整し、図1(b)に示す構造を得る。NMOSトランジスタ用第1マスク7aは、第1P型イオン注入9aの後、除去する。
なお、P型ウエルの形成は、省略することもできる。
次に、第1及び第3PMOSトランジスタ形成領域に開口部を有するPMOSトランジスタ用第1マスク7bを形成し、PMOSトランジスタ用第1マスク7bを用いて半導体基板1に第1N型イオン注入10aを行うことによって、第1及び第3N型ウエル12a,12cを形成すると共に第1及び第3PMOSトランジスタの閾値電圧を調整し、図1(c)に示す構造を得る。PMOSトランジスタ用第1マスク7bは、第1N型イオン注入10aの後、除去する。
なお、半導体基板1としてN型の半導体基板を用いれば、N型ウエルの形成は、省略することもできる。
次に、犠牲酸化膜5を除去し、半導体基板1上の全面に第1ゲート絶縁膜13を形成し、図1(d)に示す構造を得る。
次に、第2NMOSトランジスタ形成領域に開口部を有するNMOSトランジスタ用第2マスク7cを形成し、NMOSトランジスタ用第2マスク7cを用いて半導体基板1に第2P型イオン注入9bを行うことによって、第2P型ウエル11bを形成すると共に第2NMOSトランジスタの閾値電圧を調整し、図2(e)に示す構造を得る。NMOSトランジスタ用第2マスク7cは、第2P型イオン注入9bの後、除去する。
次に、第2PMOSトランジスタ形成領域に開口部を有するPMOSトランジスタ用第2マスク7dを形成し、PMOSトランジスタ用第2マスク7dを用いて半導体基板1に第2N型イオン注入10bを行うことによって、第2N型ウエル12bを形成すると共に第2PMOSトランジスタの閾値電圧を調整し、図2(f)に示す構造を得る。PMOSトランジスタ用第2マスク7dは、第2N型イオン注入10bの後、除去する。
第2N型ウエル12b形成のための第2N型イオン注入10bは、例えば、N型の不純物、例えばPを、注入エネルギー530KeV、注入量1.5×1013ions/cm2、注入角度7度で半導体基板1にイオン注入し、さらに注入エネルギー240KeV、注入量3.9×1012ions/cm2、注入角度7度で半導体基板1にイオン注入することによって行うことができる。第2PMOSトランジスタの閾値電圧の調整のための第2N型イオン注入10bは、例えば、N型の不純物、例えばPを注入エネルギー40KeV、注入量5.0×1012ions/cm2、注入角度7度で半導体基板1にイオン注入することによって行うことができる。
次に、第2NMOSトランジスタ形成領域及び第2及び第3PMOSトランジスタ形成領域に開口部を有する第3マスク7eを形成し、第3マスク7eを用いて半導体基板1に第3N型イオン注入10cを行うことによって第2NMOSトランジスタ、第2PMOSトランジスタ及び第3PMOSトランジスタの閾値電圧を調整し、図2(g)に示す構造を得る。
次に、第3マスク7eを用いて第1ゲート絶縁膜13をパターニングすることによって第3マスク7eの開口部において半導体基板1を露出させ、図2(h)に示す構造を得る。この後、第3マスク7eは除去する。
次に、半導体基板1の露出部分に第1ゲート絶縁膜13よりも膜厚が薄くなるように第2ゲート絶縁膜15を形成し、図3(i)に示す構造を得る。
第1ゲート絶縁膜のパターニング工程と第2ゲート絶縁膜形成工程とによって、膜厚が互いに異なる第1及び第2ゲート絶縁膜13,15が形成される。
次に、得られた基板上に導電膜16を形成し、さらにその上にゲート電極17形成用の第4マスク7fを形成し、図3(j)に示す構造を得る。
導電膜16の種類、膜厚及び形成方法は、特に限定されない。導電膜16は、例えば、ポリシリコンからなる。導電膜16は、例えば、CVD法で形成することができる。導電膜16の膜厚は、例えば、150〜300nmにする。
第4マスク7fは、例えば、基板上の全面にレジストを2〜4μmの厚さで塗布し、続いてゲート電極17を形成する領域以外の領域を露光し、その後、現像することによって形成することができる。この時、第2PMOSトランジスタのゲート長を例えば180〜220nmにし、第3PMOSトランジスタのゲート長を500nm以上にする。第3PMOSトランジスタのゲート長を第2PMOSトランジスタよりも長くすると、第3PMOSトランジスタの閾値電圧が第2PMOSトランジスタよりも低い場合でも、第3PMOSトランジスタでのリーク電流の増大を抑えることができる。
次に、図示しないが、周知の技術を用いて、LDD注入、サイドウォール絶縁膜形成、ソースドレイン注入、層間絶縁膜形成、コンタクトホールの形成、Wプラグ形成、金属配線の形成を行い、CMOSのトランジスタを形成し、本実施形態の半導体装置の製造工程を完了する。
Claims (7)
- 同一の半導体基板上に同一導電型の第1、第2及び第3MOSトランジスタを備え、第1MOSトランジスタは、第1ゲート絶縁膜を有し、第2及び第3MOSトランジスタは、第1ゲート絶縁膜よりも膜厚が薄い第2ゲート絶縁膜を共通に有する半導体装置の製造方法であって、
第1及び第3MOSトランジスタが形成される領域に開口部を有する第1マスクを用いて前記半導体基板に対して第1イオン注入を行い、
第2MOSトランジスタが形成される領域に開口部を有する第2マスクを用いて前記半導体基板に対して第2イオン注入を行い、
第2及び第3MOSトランジスタが形成される領域に開口部を有する第3マスクを用いて前記半導体基板に対して第3イオン注入を行うと共に膜厚が互いに異なる第1及び第2ゲート絶縁膜を形成する工程を備え、
第1MOSトランジスタの閾値電圧調整は、第1イオン注入によって行われ、
第2MOSトランジスタの閾値電圧調整は、第2及び第3イオン注入によって行われ、
第3MOSトランジスタの閾値電圧調整は、第1及び第3イオン注入によって行われる半導体装置の製造方法。 - 第1及び第2ゲート絶縁膜は、前記半導体基板上に第1ゲート絶縁膜を形成し、第1ゲート絶縁膜上に第3マスクを形成し、第3マスクを用いて第1ゲート絶縁膜をパターニングすることによって第3マスクの開口部において前記半導体基板を露出させ、その後前記半導体基板の露出部分に第1ゲート絶縁膜よりも膜厚が薄くなるように第2ゲート絶縁膜を形成する工程を含む方法によって形成される請求項1に記載の方法。
- 第1及び第2ゲート絶縁膜は、第1イオン注入の後に前記半導体基板上に第1ゲート絶縁膜を形成し、第2イオン注入の後であって第3イオン注入の前に第1ゲート絶縁膜上に第3マスクを形成し、第3イオン注入の後に第3マスクを用いて第1ゲート絶縁膜をパターニングすることによって第3マスクの開口部において前記半導体基板を露出させ、その後、前記半導体基板の露出部分に第1ゲート絶縁膜よりも膜厚が薄くなるように第2ゲート絶縁膜を形成する工程を含む方法によって形成される請求項1に記載の方法。
- 第1及び第3イオン注入は、第1MOSトランジスタの閾値電圧が0.5〜0.8Vになり且つ第3MOSトランジスタの閾値電圧が0.05V〜0.45Vになるように行われる請求項1〜3の何れか1つに記載の方法。
- 第1〜第3イオン注入は、第3MOSトランジスタの閾値電圧が第2MOSトランジスタよりも低くなるように行われる請求項1〜4の何れか1つに記載の方法。
- 第2及び第3MOSトランジスタは、第3MOSトランジスタの最短のゲート長が第2MOSトランジスタの最短のゲート長よりも長くなるように形成される請求項5に記載の方法。
- 第1及び第2ゲート絶縁膜は、第2ゲート絶縁膜を形成した後の第1ゲート絶縁膜の膜厚が10〜16nmになり且つ第2ゲート絶縁膜の膜厚が3〜6nmになるように形成される請求項1〜6の何れか1つに記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007082080A JP4898517B2 (ja) | 2007-03-27 | 2007-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007082080A JP4898517B2 (ja) | 2007-03-27 | 2007-03-27 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008244113A JP2008244113A (ja) | 2008-10-09 |
JP4898517B2 true JP4898517B2 (ja) | 2012-03-14 |
Family
ID=39915090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007082080A Expired - Fee Related JP4898517B2 (ja) | 2007-03-27 | 2007-03-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4898517B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102008063402B4 (de) * | 2008-12-31 | 2013-10-17 | Advanced Micro Devices, Inc. | Verringerung der Schwellwertspannungsfluktuation in Transistoren mit einer Kanalhalbleiterlegierung durch Verringern der Abscheideungleichmäßigkeiten |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1065517A (ja) * | 1996-05-22 | 1998-03-06 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路およびその製造方法 |
JP3189819B2 (ja) * | 1999-01-27 | 2001-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
JP4302943B2 (ja) * | 2002-07-02 | 2009-07-29 | Necエレクトロニクス株式会社 | 半導体集積回路 |
JP4149980B2 (ja) * | 2004-09-17 | 2008-09-17 | シャープ株式会社 | 半導体製造装置の製造方法 |
-
2007
- 2007-03-27 JP JP2007082080A patent/JP4898517B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2008244113A (ja) | 2008-10-09 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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