JP2001035936A - Ｃｍｏｓトランジスタ製造方法 - Google Patents

Ｃｍｏｓトランジスタ製造方法

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Abstract

(57)【要約】 （修正有） 【課題】 低コストで信頼性のある半導体素子のデュア
ルゲートＣＭＯＳトランジスタ製造方法を提供する。 【解決手段】 半導体基板２０１にトレンチを形成し、
素子分離膜２０２を形成してＮＭＯＳ及びＰＭＯＳの両
トランジスタ領域を確定する。ゲート酸化膜２０３、ポ
リシリコン膜２０４、酸化膜２０５を順次形成し、酸化
膜２０５をエッチングしてゲート部を露出させ、感光膜
２０６によるパターニング及びＮ型、Ｐ型２回の選択的
なイオン注入により、互いに異なるデュアルポリシリコ
ン膜を形成する。スペーサ２０７を型成し全面にタング
ステン窒化膜２０８を形成し、ゲートタングステン電極
２０９を形成した上に絶縁膜２１０を形成した後、酸化
膜２０５を除去して、この構造をマスクにドープ領域以
外のポリシリコン膜２０４及びゲート酸化膜２０３をエ
ッチングしてデュアルゲート構造とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子のデュア
ルゲートＣＭＯＳトランジスタ製造方法に係り、特にＣ
ＭＯＳトランジスタの製造工程においてＮＭＯＳトラン
ジスタ領域及びＰＭＯＳトランジスタ領域を確定した
後、ゲートとして用いられるポリシリコン膜のゲート形
成領域のみ選択的にイオン注入工程を行なうことによ
り、互いに異なる不純物でドープされたポリシリコン膜
の同時エッチングによる問題と、ングステンゲート電極
を形成した後選択的酸化工程によるタングステン膜の酸
化問題と解決して信頼性のある素子を製造し得るＣＭＯ
Ｓトランジスタ製造方法に関する。
【０００２】
【従来の技術】以下、図１（ａ）乃至図１（ｃ）に基づ
いて従来のＣＭＯＳトランジスタ製造方法を説明する。
【０００３】図１（ａ）を参照すると、半導体基板１０
１上の選択領域にトレンチを形成した後、酸化工程を行
って素子分離膜１０２を形成することによりｐウェル領
域とｎウェル領域を分離し、イオン注入マスクを用いた
イオン注入工程を行なってＮＭＯＳトランジスタ領域及
びＰＭＯＳトランジスタ領域を確定する。全体構造の上
部にゲート酸化膜１０３及びポリシリコン膜１０４を形
成する。２回の感光膜１０５パターニング工程とイオン
注入工程を行なってＮＭＯＳトランジスタ領域のポリシ
リコン膜１０４にはｎ型不純物を注入し、ＰＭＯＳトラ
ンジスタ領域のポリシリコン膜１０４にはｐ型不純物を
注入してデュアルポリシリコン膜を形成する。
【０００４】図１（ｂ）は感光膜パターン１０５を除去
した後、全体構造の上部に障壁金属層１０６、金属層１
０７及び窒化膜１０８を順次形成した状態の断面図であ
る。金属層１０８としてはタングステンが主に用いられ
る。
【０００５】図１（ｃ）を参照すると、窒化膜１０８、
金属層１０７、障壁金属層１０６、ポリシリコン膜１０
４及びゲート酸化膜１０３の選択領域をエッチングして
ゲート電極を形成する。その後、金属層１０７として用
いられるタングステン膜が酸化しないように選択酸化工
程を行なってポリシリコン膜１０４の側壁から半導体基
板１０１の上部まで酸化膜１０９を形成する。次に、低
濃度不純物イオン注入工程を行なった後、通常のＣＭＯ
Ｓ製造工程を行なう。
【０００６】ところが、上述した従来のＣＭＯＳ製造工
程におけるゲート形成方法は、後続熱工程による金属層
（タングステン膜）が膨らむ非正常的な酸化現象を生じ
させる。これはゲート電極を形成した後、後続工程の低
濃度不純物イオン注入工程において非正常的な酸化によ
るゲート電極の膨らんだ部分によってゲート電極の縁部
までイオンが注入されないという問題をもたらす。
【０００７】また、従来のデュアルゲート工程ではゲー
ト形成のためのポリシリコンエッチングの際ＮＭＯＳト
ランジスタ領域とＰＭＯＳトランジスタ領域のポリシリ
コンに注入された不純物が異なるので、エッチング率の
変わりがあって残留物が残るか半導体基板が損傷するな
どの問題点をもっている。また、ゲート電極として用い
られたタングステンの酸化を防止するために選択的酸化
工程だけのために、高価の装備を使用しなければならな
いというコスト上の問題点がある。
【０００８】
【発明が解決しようとする課題】従って、本発明はデュ
アルゲート電極形成の際ポリシリコン膜のエッチング工
程から発生するｎ型ポリシリコン膜とｐ型ポリシリコン
膜の異なるエッチング特性の問題点を解決し、ゲート電
極を形成した後選択的酸化工程を適用することなくＬＤ
Ｄ酸化が行なえるセミダマシーン(semi damascene)構造
を適用することにより、素子の信頼性を向上させること
のできる半導体素子のＣＭＯＳトランジスタ製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板上の選択領域に素子分離膜を形
成し、ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジ
スタ領域を確定する段階と、全体構造の上部にゲート酸
化膜、ポリシリコン膜及び酸化膜を順次形成した後、ゲ
ートが形成される部分の前記酸化膜を除去してポリシリ
コン膜の所定領域を露出させる段階と、前記露出された
ＮＭＯＳトランジスタ領域及びＰＭＯＳトランジスタ領
域のポリシリコン膜にそれぞれ異なる不純物イオンを注
入する段階と、前記ゲートが形成される部分のエッチン
グされた酸化膜の側壁にスペーサを形成した後、全体構
造の上部にタングステン窒化膜を形成する段階と、前記
ゲートの形成される部分が埋め込まれるように全体構造
の上部にタングステン膜を形成した後、全面エッチング
工程を行なって前記ゲートが形成された部分の所定の部
分まで残留させる段階と、全体構造の上部に絶縁膜を形
成した後、研磨工程を行なって前記ゲートが形成される
部分の前記タングステン膜の上部に窒化膜を残留させる
段階と、前記酸化膜を除去してタングステン膜、窒化膜
及びこれらを包むスペーサを残留させ、これらをマスク
として不純物の注入されていないポリシリコン膜及びゲ
ート酸化膜をエッチングしてデュアルゲート構造を形成
する段階と、選択的酸化工程を行なって前記ポリシリコ
ン膜から下部の半導体基板上まで酸化膜を形成する段階
と、低濃度不純物イオン注入工程及びゲート側壁にスペ
ーサを形成した後、高濃度不純物イオン注入工程を行な
って接合領域を形成する段階とを含んでなることを特徴
とする。
【００１０】
【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。
【００１１】図２（ａ）乃至図２（ｄ）は本発明による
半導体素子のＣＭＯＳトランジスタ製造方法を説明する
ための素子の断面図である。
【００１２】図２（ａ）を参照すると、半導体基板２０
１上の選択領域にトレンチを形成した後、酸化工程を行
って素子分離膜２０２を形成することにより、ＮＭＯＳ
トランジスタ領域とＰＭＯＳトランジスタ領域を確定す
る。全体構造の上部にゲート酸化膜２０３、ポリシリコ
ン膜２０４及び第１酸化膜２０５を順次形成する。ＮＭ
ＯＳ及びＰＭＯＳ領域のそれぞれにゲートが形成される
部分Ａの第１酸化膜２０５をエッチングしてポリシリコ
ン膜２０４の所定の領域を露出させる。２回の感光膜２
０６パターニング工程及びイオン注入工程を行なって、
露出したＮＭＯＳトランジスタ領域のポリシリコン膜２
０４にはｎ型不純物を注入し、ＰＭＯＳトランジスタ領
域のポリシリコン膜２０４にはｐ型不純物を注入してデ
ュアルポリシリコン膜を形成する。
【００１３】図２（ｂ）を参照すると、感光膜パターン
２０６を除去した後、全体構造の上部に酸化膜、窒化膜
及び酸化窒化膜のいずれか一つを形成した後、全面エッ
チング工程を行なって第１酸化膜２０５の側壁にスペー
サ２０７を形成する。全体構造の上部にタングステン窒
化膜（ＷＮ）２０８を形成した後、第１酸化膜２０５の
間が完全に埋め込まれるように全体構造の上部にタング
ステン膜２０９を形成する。
【００１４】図２（ｃ）を参照すると、タングステン膜
２０９を全面エッチングして、ゲートが形成される部分
Ａの一部にタングステン膜２０９を残留させる。ゲート
が形成される領域を含んだ全体構造の上部に酸化膜、窒
化膜及び酸化窒化膜のいずれかで絶縁膜２１０を形成し
た後、酸化膜２０５をバリアとしてＣＭＰ工程を行な
う。
【００１５】図２（ｄ）を参照すると、第１酸化膜２０
５を除去してタングステン膜２０９と絶縁膜２１０及び
これらを包むスペーサ２０７を残留させる。残留した構
造物をマスクとして不純物の注入されていないポリシリ
コン膜２０４及びゲート酸化膜２０３をエッチングして
デュアルゲート構造を形成する。熱酸化工程を行ってポ
リシリコン膜２０４から下部の半導体基板２０１上に第
２酸化膜２１１を形成する。以後、一般的な工程を行な
ってＣＭＯＳトランジスタの製造工程を完了する。
【００１６】
【発明の効果】上述した本発明によれば、ギガ級以上の
高集積半導体メモリ素子の製造工程においてセミダマシ
ーン構造を用いてエッチングされるべきポリシリコン膜
はイオン注入されていないポリシリコン膜なので、ポリ
シリコン膜のエッチング率を等しくすることができる。
尚、タングステン電極を形成した後、選択的酸化工程を
行わなければならないという問題をセミダマシーン構造
を適用して克服することができ、選択的酸化工程に要求
される装備購入によるコスト上の問題を解決することが
できる。
【図面の簡単な説明】
【図１】図１（ａ）乃至図１（ｃ）は従来のＣＭＯＳト
ランジスタ製造方法を説明するために順次示した素子の
断面図である。
【図２】図２（ａ）乃至図２（ｄ）は本発明のＣＭＯＳ
トランジスタ製造方法を説明するために順次示した素子
の断面図である。
【符号の説明】
１０１及び２０１ 半導体基板 １０２及び２０２ 素子分離膜 １０３及び２０３ ゲート酸化膜 １０４及び２０４ ポリシリコン膜 １０５及び２０６ 感光膜パターン １０６ 障壁金属層 １０７ 金属層 １０８ 窒化膜 １０９ 酸化膜 ２０５ 第１酸化膜 ２０７ スペーサ ２０８ タングステン窒化膜 ２０９ タングステン膜 ２１０ 絶縁膜 ２１１ 第２酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｐ 21/336

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の選択領域に素子分離膜を
    形成してＮＭＯＳトランジスタ領域及びＰＭＯＳトラン
    ジスタ領域を確定する段階と、 全体構造の上部にゲート酸化膜、ポリシリコン膜及び酸
    化膜を順次形成した後、ゲートが形成される部分の前記
    酸化膜を除去してポリシリコン膜の所定の領域を露出さ
    せる段階と、 前記露出したＮＭＯＳトランジスタ領域及びＰＭＯＳト
    ランジスタ領域のポリシリコン膜にそれぞれ異なる不純
    物イオンを注入する段階と、 前記ゲートが形成される部分のエッチングされた酸化膜
    の側壁にスペーサを形成した後、全体構造の上部にタン
    グステン窒化膜を形成する段階と、 前記ゲートの形成される部分が埋め込まれるように全体
    構造の上部にタングステン膜を形成した後、全面エッチ
    ング工程を行なって前記ゲートが形成される部分の所定
    の部分まで残留させる段階と、 全体構造の上部に絶縁膜を形成した後、研磨工程を行な
    って前記ゲートが形成される部分の前記タングステン膜
    上に窒化膜を残留させる段階と、 前記酸化膜を除去してタングステン膜、窒化膜及びこれ
    らを包むスペーサを残留させ、これらをマスクとして不
    純物の注入されていないポリシリコン膜及びゲート酸化
    膜をエッチングしてデュアルゲート構造を形成する段階
    と、 選択的酸化工程を行って前記ポリシリコン膜から下部の
    半導体基板上まで酸化膜を形成する段階と、 低濃度不純物イオン注入工程及びゲート側壁にスペーサ
    を形成した後、高濃度不純物イオン注入工程を行なって
    接合領域を形成する段階とを含んでなることを特徴とす
    るＣＭＯＳトランジスタ製造方法。
  2. 【請求項２】 前記酸化膜の側壁に形成されたスペーサ
    は酸化膜、窒化膜及び酸化窒化膜のいずれか一つである
    ことを特徴とする請求項１記載のＣＭＯＳトランジスタ
    製造方法。
  3. 【請求項３】 前記絶縁膜は酸化膜、窒化膜及び酸化窒
    化膜のいずれか一つであることを特徴とする請求項１記
    載のＣＭＯＳトランジスタ製造方法。
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