KR100489358B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 다마신 공정을 적용하여 구리막 게이트 형성을 용이하게 하여 고집적화에 대응하는 우수한 동작속도를 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명은 반도체 기판 상에 게이트 산화막, 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계; 폴리실리콘막의 일부분이 노출되도록 산화막을 패터닝하여 게이트 영역을 한정하는 단계; 게이트 영역이 매립되도록 산화막 상부에 구리막을 도금하는 단계; 산화막의 표면이 노출되도록 화학기계연마 공정에 의해 구리막을 제거하여 구리막을 분리시킴과 동시에 기판 표면을 평탄화하는 단계; 구리막을 소정 두께만큼 리세스시키는 단계; 게이트 영역이 완전히 매립되도록 리세스된 구리막 상부에만 하드 마스크를 형성하는 단계; 산화막을 제거하여 폴리실리콘막의 다른 부분을 노출시키는 단계; 및 하드 마스크를 이용하여 노출된 폴리실리콘막의 다른 부분을 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 구리(Cu) 등의 금속막을 이용한 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따른 우수한 동작속도 확보를 위하여, 최근에는 게이트 물질로서 텅스텐실리사이드(WSix)막 대신 고온에서의 열안정성이 우수하고 텅스텐실리사이드 보다 낮은 비저항을 가지는 텅스텐(W) 및 구리(Cu) 등의 금속막이 개발되고 있다.
그러나, 텅스텐막의 경우에는 텅스텐의 산화방지를 위하여 게이트 패터닝 후 손상(damage) 복구를 위한 게이트 재산화(gate reoxidation) 공정을 선택적산화 (selective oxidation) 공정으로 수행해야 하는데, 이때 발생되는 부산물로 인하여 웨이퍼와 챔버(chamber) 등의 오염 및 산화 균일도 저하가 야기되어 소자의 신뢰성 확보에 어려움이 있다. 또한, 구리막의 경우에는 텅스텐막과는 달리 선택적산화 공정은 요구되지 않는 반면, 식각시 구리염화물(Cu-Chloride) 등의 비휘발성 식각부산물로 인하여 식각이 잘 이루어지지 않아 패터닝이 용이하지 못하여 게이트 물질로서 사용하는데 어려움이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 다마신 공정을 적용하여 구리막 게이트 형성을 용이하게 하여 고집적화에 대응하는 우수한 동작속도를 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 게이트 산화막, 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계; 폴리실리콘막의 일부분이 노출되도록 산화막을 패터닝하여 게이트 영역을 한정하는 단계; 게이트 영역이 매립되도록 산화막 상부에 구리막을 도금하는 단계; 산화막의 표면이 노출되도록 화학기계연마 공정에 의해 구리막을 제거하여 구리막을 분리시킴과 동시에 기판 표면을 평탄화하는 단계; 구리막을 소정 두께만큼 리세스시키는 단계; 게이트 영역이 완전히 매립되도록 리세스된 구리막 상부에만 하드 마스크를 형성하는 단계; 산화막을 제거하여 폴리실리콘막의 다른 부분을 노출시키는 단계; 및 하드 마스크를 이용하여 노출된 폴리실리콘막의 다른 부분을 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법에 의해 달성될 수 있다.
여기서, 게이트 영역을 한정하는 단계는 산화막 상부에 네가티브형 포토레지스트막을 도포하는 단계; 포토레지스트막을 게이트용 마스크를 이용하여 노광 및 현상하여 게이트 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 산화막을 식각하는 단계; 및 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 구리막의 도금은 H2SO4 용액을 이용한 전기도금법으로 수행하고, 화학기계연마 공정은 H2O2를 함유하는 금속제거용 슬러리를 사용하여 수행하며, 구리막의 리세스는 부분 전기분해로 수행한다.
또한, 산화막의 제거는 HF를 이용한 딥아웃 방식의 습식식각으로 수행하고, 폴리실리콘막의 식각은 Cl2/O2 또는 HBr/O2의 케미컬을 이용한 건식식각으로 수행한다.
또한, 구리막의 도금 전에 게이트 영역 및 산화막 표면 상에 배리어금속막을 증착할 수도 있는데, 이때 배리어금속막은 탄탈륨막 또는 티타늄나이트라이드막으로 이루어진다.
또한, 구리막은 구리합금막, 알루미늄막, 알루미늄합금막, 실버막 및 골드막 중 선택되는 하나의 막으로 대체될 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10)에 공지된 STI(Shallow Trench Isolation; STI) 공정에 의해 필드산화막(11)을 형성하고, 기판 전면 상에 게이트 산화막(12), 폴리실리콘막(13) 및 산화막(14)을 순차적으로 형성한다. 여기서, 산화막(14)은 실리콘산화막(SiO2)으로 이루어진다. 그 다음, 산화막(14) 상부에 네가티브형(negative type) 포토레지스트막을 도포하고 게이트용 마스크(미도시)를 이용하여 노광 및 현상하여 통상의 경우와 반대로 게이트 영역의 산화막(14)을 오픈시키는 포토레지스트 패턴(15)을 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(15)을 마스크로하여 폴리실리콘막(13)의 일부분이 노출되도록 산화막(14)을 식각하여 게이트 영역(16)을 한정한다. 바람직하게, 산화막(14)의 식각은 건식식각으로 수행하는데, 이때 하부층인 폴리실리콘막(13)의 손상을 방지하도록 라이트 식각(light etch)으로 수행한다. 그 다음, 공지된 방법에 의해 포토레지스트 패턴(15)을 제거한다.
도 1c를 참조하면, 게이트 영역(16) 및 산화막(14) 표면 상에 배리어금속막 (17)을 증착하고, 게이트 영역(16)이 매립되도록 H2SO4 용액을 이용한 전기도금법 (electroplating)에 의해 배리어금속막(17) 상부에 구리막(18)을 도금한다. 여기서, 배리어금속막(17)은 구리막(18)의 접착성을 향상시키는 접착막 (adhesion layer)으로서 작용할 뿐만 아니라 이후 구리의 확산을 방지하는 확산 배리어 (diffusion barrier)로서 작용하며, 바람직하게 탄탈륨(Ta)막 또는 티타늄나이트라이드(TiN)막으로 이루어진다. 또한, 구리막(18)은 구리합금(Cu Alloy)막, 알루미늄(Al)막, 알루미늄합금막, 실버(Ag)막 및 골드(Au)막 중 선택되는 하나의 막으로 대체될 수 있다.
도 1d를 참조하면, 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 산화막(14)의 표면이 노출되도록 구리막(18)과 배리어금속막(17)을 제거하여 구리막(18)을 서로 분리시킴과 동시에 기판 표면을 평탄화한다. 이때, 후속 하드 마스크 형성공간을 충분히 확보하도록, CMP 공정을 H2O2를 함유하는 금속제거용 슬러리(slurry)를 사용하여 구리막(18) 대 산화막(14)의 연마선택비가 약 10 : 1 이상이 되도록 하여 수행함으로써 구리막(18)에 가능한 한 디싱(dishing)이 많이 발생되도록 한다. 그 다음, 부분 전기분해(partial electrolysis)에 의해 구리막(18)을 원하는 원하는 두께만큼 리세스(recess)시킨다. 즉, 다마신 공정을 적용하여 게이트 영역을 먼저 한정하고 식각대신 CMP 공정 및 부분 전기분해에 의해 게이트 영역에 구리막(18)을 형성하기 때문에 게이트 물질로서의 구리막(18) 사용이 용이해지게 된다.
도 1e를 참조하면, 게이트 영역(16)이 완전히 매립되도록 산화막(14) 상부에 하드 마스크 물질로서 질화막을 증착한 후, 산화막(14)의 표면이 노출되도록 CMP 공정에 의해 질화막을 제거하여 구리막(18) 상부에 하드 마스크(19)를 형성함과 동시에 기판 표면을 평탄화한다.
도 1f를 참조하면, HF를 이용한 딥아웃(dip out) 방식의 습식식각에 의해 산화막(14)을 제거하여 폴리실리콘막(13)의 다른 부분을 노출시킨 후, 하드 마스크(19)를 이용하여 노출된 폴리실리콘막(13)의 다른 부분을 식각하여 구리막 (18)/배리어금속막(17)/폴리실리콘막(13)으로 이루어진 게이트(100)를 형성한다. 바람직하게, 폴리실리콘막(13)의 식각은 게이트 산화막(12)과 하드 마스크 (19)에 대한 높은 식각선택비를 얻도록 Cl2/O2 또는 HBr/O2의 케미컬을 이용한 건식식각으로 수행한다. 그 다음, 식각에 의한 손상 등을 복구하도록 게이트 재산화 공정을 수행한다.
상기 실시예에 의하면, 다마신 공정을 적용하여 식각대신 CMP 및 부분 전기분해에 의해 구리막을 패터닝함에 따라 구리막의 게이트 형성이 용이해짐으로써 고집적화에 대응하는 우수한 동작속도를 확보할 수 있게 된다. 또한, 구리막의 게이트 적용에 의해 동일 디자인룰 적용시 게이트 사이의 공간확보가 용이해짐에 따라 후속 랜딩플러그콘택(Landing Plug Contact; LPC) 홀의 저부 CD(Ciritcal Dimension)를 충분히 확보할 수 있으므로 콘택저항 감소 효과도 얻을 수 있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 다마신 공정을 적용하여 구리막의 게이트를 용이하게 형성함으로써 고집적화에 대응하는 우수한 동작속도를 확보할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 11 : 필드산화막
12 : 게이트 산화막 13 : 폴리실리콘막
14 : 산화막 15 : 포토레지스트 패턴
16 : 게이트 영역 17 : 배리어금속막
18 : 구리막 19 : 하드 마스크
100 : 게이트
Claims (10)
- 반도체 기판 상에 게이트 산화막, 폴리실리콘막 및 산화막을 순차적으로 형성하는 단계;상기 폴리실리콘막의 일부분이 노출되도록 상기 산화막을 패터닝하여 게이트 영역을 한정하는 단계;상기 게이트 영역이 매립되도록 상기 산화막 상부에 구리막을 도금하는 단계;상기 산화막의 표면이 노출되도록 화학기계연마 공정에 의해 상기 구리막을 제거하여 상기 구리막을 분리시킴과 동시에 기판 표면을 평탄화하는 단계;상기 구리막을 소정 두께만큼 리세스시키는 단계;상기 게이트 영역이 완전히 매립되도록 상기 리세스된 구리막 상부에만 하드 마스크를 형성하는 단계;상기 산화막을 제거하여 폴리실리콘막의 다른 부분을 노출시키는 단계; 및상기 하드 마스크를 이용하여 상기 노출된 폴리실리콘막의 다른 부분을 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트 영역을 한정하는 단계는상기 산화막 상부에 네가티브형 포토레지스트막을 도포하는 단계;상기 포토레지스트막을 게이트용 마스크를 이용하여 노광 및 현상하여 게이트 영역을 오픈시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로하여 상기 산화막을 식각하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 구리막의 도금은 H2SO4 용액을 이용한 전기도금법으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 화학기계연마 공정은 H2O2를 함유하는 금속제거용 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 구리막의 리세스는 부분 전기분해로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 산화막의 제거는 HF를 이용한 딥아웃 방식의 습식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 폴리실리콘막의 식각은 Cl2/O2 또는 HBr/O2의 케미컬을 이용한 건식식각으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 구리막의 도금 전에 상기 게이트 영역 및 산화막 표면 상에 배리어금속막을 증착하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 8 항에 있어서,상기 배리어금속막은 탄탈륨막 또는 티타늄나이트라이드막으로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 구리막은 구리합금막, 알루미늄막, 알루미늄합금막, 실버막 및 골드막 중 선택되는 하나의 막으로 대체되는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
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