KR100778877B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 패터닝시에 발생되는 NP 바이어스 문제 및 오버에치(Over-etch) 문제를 방지하기 위한 반도체 소자의 제조방법에 관한 것으로, 엔모스 영역과 피모스 영역이 정의된 반도체 기판에 복수개의 게이트를 형성하는 단계와, 상기 반도체 기판에 상기 게이트보다 두꺼운 두께의 절연막을 형성하는 단계와, 상기 게이트상에 소정 두께로 상기 절연막이 잔류하도록 상기 절연막을 CMP 공정을 통해 평탄 제거하여 평탄 절연막을 형성하는 단계와, 상기 게이트 상부가 노출되도록 상기 평탄 절연막을 식각 공정을 통해 소정 두께로 제거하는 단계와, 상기 엔모스 영역 또는 피모스 영역 중 어느 한 영역에 형성된 게이트에만 게이트 이온을 주입하여 엔모스 영역과 피모스 영역 각각에 엔모스 게이트와 피모스 게이트를 형성하는 단계와, 상기 절연막을 완전히 제거하는 단계를 포함하여 형성한다.
엔모스(NMOS), 피모스(PMOS), 도핑(Doping)
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도
도면의 주요 부분에 대한 부호 설명
21 : 반도체 기판 22 : 소자분리 영역
23 : 게이트 전극 23a : 엔모스 게이트
23b : 피모스 게이트 24 : TEOS막
25 : 포토레지스트
본 발명은 반도체 소자에 관한 것으로 특히, 게이트 패터닝(Patterning)의 안정성을 높여 생산성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 엔모스 트랜지스터(NMOS Transistor)의 소자 특성을 얻기 위해서는 엔모스 게이트(Gate) 전극의 충분한 도핑이 요구되는데, 만약 엔모스 트랜지스터에 도핑이 충분히 이루어지지 않게 되면 게이트 폴리(Gate Poly)의 디플리션(Depletion)이 발생하여 정상적인 소자 동작이 이루어지지 않기 때문이다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조공정 단면도이다.
종래 기술에 따른 반도체 소자의 제조방법은 도 1a에 도시된 바와 같이, 소자분리 영역(12)이 형성된 반도체 기판(11)상에 폴리 실리콘막(13)을 형성하고, 상기 폴리 실리콘막(13)상에 제 1 포토레지스트(14)를 도포한다.
여기서, 상기 폴리 실리콘막(13)은 미세한 입자 크기를 갖는 주상형(Columnar) 구조를 갖는다.
이어, 노광 및 현상 공정으로 차후에 엔모스가 형성될 엔모스 지역의 상기 폴리 실리콘막(13)이 노출되도록 상기 제 1 포토레지스트(14)를 패터닝한다.
이어, 패터닝된 제 1 포토레지스트(14)를 마스크로 상기 폴리 실리콘막(13)에 엔-타입(n-Type) 이온을 주입한다. 통상적으로 상기 엔-타입 이온으로 인(Phosphorus) 이온을 이용한다.
이어, 상기 제 1 포토레지스트(14)를 제거하고 어닐(Anneal) 공정을 실시하면, 도 1b에 도시된 바와 같이 엔 타입 이온이 주입된 상기 폴리 실리콘막(13)은 상기 주상형 폴리 실리콘(13)막보다 입자 크기가 증가되어 n 타입 폴리 실리콘막(13a)으로 형성된다.
이어, 전면에 제 2 포토레지스트(15)를 도포한다.
이어, 상기 n 타입 폴리 실리콘막(13a)과 폴리 실리콘막(13)의 일부가 노출 되도록 상기 제 2 포토레지스트(15)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(15)를 마스크로 상기 폴리 실리콘막(13)과 n 타입 폴리 실리콘막(13a)을 선택적으로 제거하여 상기 엔모스 지역에는 상기 n 타입 폴리 실리콘막(13a)으로 엔모스 게이트(13b)를 형성하고 피모스 지역에는 상기 폴리 실리콘막(13)으로 피모스 게이트(13c)를 형성한다.
이때, 상기 n 타입 폴리 실리콘막(13a)과 폴리 실리콘막(13)의 도핑 상태 및 입자 구조의 차이로 인하여 상기 n 타입 폴리 실리콘막(13a)의 식각 속도가 폴리 실리콘막(13)의 식각 속도보다 빨라지게 되어, 상기 엔모스 게이트(13b)와 피모스 게이트(13c)는 서로 다른 임계치수를 갖게 되며, 상기 엔모스 지역의 반도체 기판(11)이 식각되어 A에 도시된 바와 같이 트랜치(Trench)가 형성되기도 한다.
그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.
첫째, n 타입 폴리 실리콘막과 폴리 실리콘막의 식각 속도가 상이하여 엔모스 게이트와 피모스 게이트의 임계치수(CD : Critical Dimension)가 달라지게 되므로 NP 바이어스 문제가 발생된다.
둘째, n 타입 폴리 실리콘막의 식각 속도가 빨라지므로 엔모스 지역의 반도체 기판이 피모스 지역의 반도체 기판보다 식각 가스에 먼저 노출되므로 게이트 산화막이 식각 가스를 충분히 방어하지 못하는 경우에는 도 1c의 A에 도시된 바와 같이 트랜치와 같은 불량 패턴이 발생된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 NP 바이어스 문제 및 패턴 불량을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 엔모스 영역과 피모스 영역이 정의된 반도체 기판에 복수개의 게이트를 형성하는 단계와, 상기 반도체 기판에 상기 게이트보다 두꺼운 두께의 절연막을 형성하는 단계와, 상기 게이트상에 소정 두께로 상기 절연막이 잔류하도록 상기 절연막을 CMP 공정을 통해 평탄 제거하여 평탄 절연막을 형성하는 단계와, 상기 게이트 상부가 노출되도록 상기 평탄 절연막을 식각 공정을 통해 소정 두께로 제거하는 단계와, 상기 엔모스 영역 또는 피모스 영역 중 어느 한 영역에 형성된 게이트에만 게이트 이온을 주입하여 엔모스 영역과 피모스 영역 각각에 엔모스 게이트와 피모스 게이트를 형성하는 단계와, 상기 절연막을 완전히 제거하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도이다.
우선, 도 2a에 도시된 바와 같이 소자분리 영역(22)이 형성되어 액티브 영역이 정의된 반도체 기판(21)상에 게이트 전극(23)을 형성한다.
이때, 상기 게이트 전극(23)은 엔모스 트랜지스터가 형성될 엔모스 지역과 피모스 트랜지스터가 형성될 피모스 지역에 형성한다.
이어, 도 2b에 도시된 바와 같이 상기 반도체 기판(21)의 전면에 TEOS막(24)을 상기 게이트 전극(23)의 두께보다 200∼2000Å의 두께만큼 두껍게 형성한다.
이때, 상기 TEOS막(24) 대신에 통상적인 CVD(Chemical Vapor Deposition) 공정 또는 PVD(Physical Vapor Deposition) 공정 내지 스핀 코팅(Spin Coating) 공정으로 형성되는 옥사이드(Oxide) 계열을 물질 이용하여도 무방하다.
이어, 도 2c에 도시된 바와 같이 상기 게이트 전극(23) 상부에 200∼800Å의 두께로 TEOS막(24)이 잔류하도록 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 TEOS막(24)을 평탄화한다.
상기 CMP 공정에서 게이트 전극(23) 상부의 TEOS막(24)을 완전히 제거하지 않고 잔류시키므로써 상기 CMP 공정을 통한 게이트 폴리의 손실을 방지할 수 있다.
이어, 도 2d에 도시된 바와 같이 희석된 HF 수용액이나, BOE(Buffered Oxide Etcher) 등을 이용한 습식 식각 공정 또는 통상의 건식 식각 공정으로 상기 게이트 전극(23)의 상부가 소정 두께로 노출되도록 상기 TEOS막(24)을 900∼1100Å의 두께만큼 제거한다.
이어, 도 2e에 도시된 바와 같이 전면에 포토레지스트(25)를 도포하고 노광 및 현상 공정으로 상기 엔모스 지역의 게이트 전극(23) 및 그에 인접한 TEOS막(24)이 노출되도록 상기 포토레지스트(25)를 패터닝한다.
이어, 패터닝된 포토레지스트(25)를 마스크로 인(P)과 같은 통상의 n 타입 이온을 주입하여 엔모스 게이트 전극(23a)을 형성한다.
이때, 상기 포토레지스트(25)에 의해 마스킹되는 피모스 지역의 게이트 전극(23)은 엔모스 게이트 전극(23a)에 대응되는 피모스 게이트 전극(23b)이다.
그리고, 상기 포토레지스트(25)를 제거한 후, 피모스 게이트 전극(23b)만을 노출하는 마스크를 이용하여 피모스 게이트 전극(23b)만을 선택적으로 도핑하므로써 차후에 형성되는 소오스/드레인 영역과 게이트 전극(23a/23b)을 독립적으로 도핑할 수 있도록 한다.
이어, 도 2f에 도시된 바와 같이, 상기 TEOS막(24)을 완전히 제거하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
본 발명의 다른 실시예는 상기 엔모스 지역의 게이트 전극(23)을 도핑하는 대신 피모스 지역의 게이트 전극(23)을 도핑하는 방법이다.
즉, 상기 포토레지스트(25)를 피모스 지역의 게이트 전극(23) 및 그에 인접한 TEOS막(24)이 노출되도록 패터닝한 후, 상기 패터닝된 포토레지스트(25)를 마스크로 통상의 p 타입 이온을 주입하여 피모스 게이트 전극(23b)을 형성하고, 상기 포토레지스트(25)에 의해 마스킹되는 엔모스 지역의 게이트 전극(23)으로 상기 피모스 게이트 전극(23b)에 대응되는 엔모스 게이트 전극(23a)을 형성하는 것이다.
상기와 같은 본 발명의 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 식각 이후에 게이트 이온을 주입하므로 게이트 식각 공정시 엔모스 게이트 폴리와 피모스 게이트 폴리간의 식각율 차이로 인한 엔모스 게이트와 피모스 게이트의 임계치수를 동일하게 형성할 수 있으므로 NP 바이어스 문제를 방 지할 수 있다.
둘째, 게이트 식각시 엔모스 게이트 폴리와 피모스 게이트 폴리의 식각 속도가 동일하므로 오버 에치로 인한 액티브 영역의 불량 패턴을 방지할 수 있다.
셋째, NP 바이어스 문제 및 불량 패턴을 방지할 수 있으므로 소자의 신뢰성 및 생산성을 향상시킬 수 있다.
Claims (5)
- 엔모스 영역과 피모스 영역이 정의된 반도체 기판에 복수개의 게이트를 형성하는 단계;상기 반도체 기판에 상기 게이트보다 두꺼운 두께의 절연막을 형성하는 단계;상기 게이트상에 소정 두께로 상기 절연막이 잔류하도록 상기 절연막을 CMP 공정을 통해 평탄 제거하여 평탄 절연막을 형성하는 단계;상기 게이트 상부가 노출되도록 상기 평탄 절연막을 식각 공정을 통해 소정 두께로 제거하는 단계;상기 엔모스 영역 또는 피모스 영역 중 어느 한 영역에 형성된 게이트에만 게이트 이온을 주입하여 엔모스 영역과 피모스 영역 각각에 엔모스 게이트와 피모스 게이트를 형성하는 단계;상기 절연막을 완전히 제거하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트상에 200∼800Å의 상기 절연막이 잔류하도록 상기 절연막을 CMP 공정을 통해 평탄 제거함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막을 900∼1100Å의 두께로 제거하여 상기 게이 트 상부를 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 절연막은 TEOS외에 CVD와 PVD 및 스핀 코팅(Spin Coating)공정을 통해 옥사이드(Oxide) 계열 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서, 상기 게이트가 노출되도록 상기 절연막을 식각 공정을 통해 평탄 제거한 후에 게이트 이온 주입을 실시함에 있어서 NMOS지역 외에 PMOS 지역도 선택적으로 도핑함으로써 기존의 PMOS의 제조시 게이트와 소오스/드레인이 동시에 이온 주입되던 공정대신 게이트와 소오스/드레인을 독립적으로 이온 주입할 수 있게 하는 반도체 소자 제조 방법.
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2001
- 2001-12-19 KR KR1020010081317A patent/KR100778877B1/ko active IP Right Grant
Patent Citations (3)
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