KR19980086248A - 반도체소자의 듀얼게이트 제조방법 - Google Patents

반도체소자의 듀얼게이트 제조방법 Download PDF

Info

Publication number
KR19980086248A
KR19980086248A KR1019970022547A KR19970022547A KR19980086248A KR 19980086248 A KR19980086248 A KR 19980086248A KR 1019970022547 A KR1019970022547 A KR 1019970022547A KR 19970022547 A KR19970022547 A KR 19970022547A KR 19980086248 A KR19980086248 A KR 19980086248A
Authority
KR
South Korea
Prior art keywords
insulating film
etching
amorphous silicon
substrate
gate
Prior art date
Application number
KR1019970022547A
Other languages
English (en)
Other versions
KR100230821B1 (ko
Inventor
이상돈
이동현
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019970022547A priority Critical patent/KR100230821B1/ko
Publication of KR19980086248A publication Critical patent/KR19980086248A/ko
Application granted granted Critical
Publication of KR100230821B1 publication Critical patent/KR100230821B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자의 듀얼게이트 제조방법에 관한 것으로, 종래에는 불순물이온의 종류와 도핑농도가 상이한 엔형 및 피형 비정질실리콘을 동시에 식각하므로, 식각율의 차이에 의해 엔모스트랜지스터 및 피모스트랜지스터의 게이트전극을 동일하게 제조하기 어려운 문제점이 있었다. 이와같은 문제점을 감안한 본 발명은 기판 및 웰의 상부에 다수의 필드산화막을 형성한 후, 기판, 웰 및 필드산화막의 상부전면에 게이트산화막과 도핑되지 않은 비정질실리콘을 순차적으로 증착하는 단계와; 사진식각공정을 통해 도핑되지 않은 비정질실리콘을 식각하여 필드산화막의 사이에 두 개의 게이트전극을 형성하는 단계와; 그 게이트전극이 형성된 기판 및 웰의 상부전면에 절연막과 제1포토레지스트를 순차적으로 증착 및 도포한 후, 하드베이크하는 단계와; 그 제1포토레지스트를 절연막이 드러날 때까지 식각한 후, 그 노출된 절연막을 식각하여 게이트전극의 상부를 노출시키는 단계와; 상기 노출된 게이트전극에 각각 엔형과 피형 불순물이온을 주입하는 단계와; 어닐링처리후, 절연막을 식각하는 단계로 제조되므로, 주입되는 불순물이온의 종류 및 도핑농도에 따라 게이트전극을 일정하게 형성할 수 있는 효과와, 게이트전극을 형성하기 위한 식각공정을 용이하게 진행시킬 수 있는 효과가 있다.

Description

반도체소자의 듀얼게이트 제조방법
본 발명은 반도체소자의 듀얼게이트 제조방법에 관한 것으로, 특히 피형 및 엔형 모스트랜지스터의 게이트전극의 모양(길이, 폭, 단면)을 동일하게 제조하기에 적당하도록 한 반도체소자의 듀얼게이트 제조방법에 관한 것이다.
일반적으로, 모스트랜지스터는 게이트에 인가되는 전압의 제어에 의해 동작한다. 이러한 모스트랜지스터는 피형 및 엔형 모스트랜지스터로 분류되며, 이를 동시에 사용하고자 할 때에는 공정의 유사성 때문에 기판의 내부에 웰을 형성하여 피형 및 엔형 모스트랜지스터의 게이트를 각각 형성하게 된다. 이와같은 종래 반도체소자의 듀얼게이트 제조방법을 일 실시예를 들어 상세히 설명하면 다음과 같다.
도1a 내지 도1e는 종래 반도체소자의 듀얼게이트 제조방법의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 피형 기판(1)상부의 일측에 엔형 불순물이온을 주입하여 엔웰(2)을 형성하는 단계(도1a)와; 소자들 간의 분리영역을 정의하여 그 분리영역에 필드산화막(3)을 형성한 후, 그 피형 기판(1), 엔웰(2) 및 필드산화막(3)의 상부전면에 게이트산화막(4)과 도핑되지 않은 비정질실리콘(5)을 순차적으로 증착하는 단계(도1b)와; 엔웰(2)측의 상부에 포토레지스트(PR1)를 도포한 후, 그 포토레지스트(PR1)를 마스크로하여 도핑되지 않은 비정질실리콘(5)에 엔형 불순물이온을 주입하여 엔형 비정질실리콘(6)을 형성하는 단계(도1c)와; 엔웰(2)측 상부의 포토레지스트(PR1)를 제거하고, 기판(1)측의 상부에 포토레지스트(PR2)를 도포한 후, 그 포토레지스트(PR2)를 마스크로하여 도핑되지 않은 비정질실리콘(5)에 피형 불순물이온을 주입하여 피형 비정질실리콘(7)을 형성하는 단계(도1d)와; 포토레지스트(PR2)를 제거하고, 엔형 및 피형 비정질실리콘(6),(7)이 형성된 기판(1)전체를 어닐링(Annealing)한 후, 필드산화막(3)과 소정거리가 이격된 엔형 및 피형 비정질실리콘(6),(7)의 상부에 포토레지스트(도면미도시)를 도포 및 노광한 후, 엔형 및 피형 비정질실리콘(6),(7)을 식각하여, 그 필드산화막(3)과 소정거리가 이격되도록 게이트전극을 형성하고, 그 포토레지스트를 제거하는 단계(도1e)로 이루어진다. 이하, 종래 반도체소자의 듀얼게이트 제조방법을 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와같이 피형 기판(1) 상부의 일측에 엔형 불순물이온을 주입하여 엔웰(2)을 형성한다. 이때, 엔웰(2)의 상부에는 피형트랜지스터가 형성되고, 기판(1)의 상부에는 엔형트랜지스터가 형성된다.
그리고, 도1b에 도시한 바와같이 소자들 간의 분리영역을 정의하여 그 다수의 분리영역에 필드산화막(3)을 형성한 후, 그 피형 기판(1), 엔웰(2) 및 필드산화막(3)의 상부전면에 게이트산화막(4)과 도핑되지 않은 비정질실리콘(5)을 순차적으로 증착한다. 이때, 도핑되지 않은 비정질실리콘(5)은 이후의 도핑에 따라 피형 또는 엔형모스트랜지스터의 게이트전극이 된다.
그리고, 도1c에 도시한 바와같이 엔웰(2)측의 상부에 포토레지스트(PR1)를 도포한 후, 그 포토레지스트(PR1)를 마스크로하여 도핑되지 않은 비정질실리콘(5)에 엔형 불순물이온을 주입하여 엔형 비정질실리콘(6)을 형성하고, 도1d에 도시한 바와같이 엔웰(2)측 상부의 포토레지스트(PR1)를 제거하고, 기판(1)측의 상부에 포토레지스트(PR2)를 도포한 후, 그 포토레지스트(PR2)를 마스크로하여 도핑되지 않은 비정질실리콘(5)에 피형 불순물이온을 주입하여 피형 비정질실리콘(7)을 형성한다.
그리고, 도1e에 도시한 바와같이 포토레지스트(PR2)를 제거하고, 엔형 및 피형 비정질실리콘(6),(7)이 형성된 기판(1)전체를 어닐링한 후, 엔형 및 피형 비정질실리콘(6),(7)의 상부에 포토레지스트(도면미도시)를 도포 및 노광한 후, 엔형 및 피형 비정질실리콘(6),(7)을 식각하여, 그 필드산화막(3)과 소정거리가 이격되도록 게이트전극을 형성하고, 그 포토레지스트를 제거한다. 이때, 어닐링은 엔형 및 피형 비정질실리콘(6),(7)에 주입된 불순물이온을 활성화시키고 확산시키기 위하여 고온에서 처리한다.
그러나, 상기한 바와같은 반도체소자의 듀얼게이트 제조방법은 불순물이온의 종류와 도핑농도가 상이한 엔형 및 피형 비정질실리콘을 동시에 식각하므로, 식각율의 차이에 의해 엔모스트랜지스터 및 피모스트랜지스터 게이트전극의 모양(길이, 폭, 단면)을 동일하게 제조하기 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 각 게이트전극의 모양(길이, 폭, 단면)을 동일하게 제조할 수 있는 반도체소자의 듀얼게이트 제조방법을 제공하는 데 있다.
도1은 종래 반도체소자의 듀얼게이트 제조방법의 일 실시예를 보인 수순단면도.
도2는 본 발명에 의한 반도체소자의 듀얼게이트 제조방법의 일 실시예를 보인 수순단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 20 : 웰
30 : 필드산화막 40 : 게이트산화막
50 : 도핑되지 않은 비정질실리콘 51 : 엔형 비정질실리콘
52 : 피형 비정질실리콘 60,61 : 절연막
PR1∼PR3 : 포토레지스트
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 듀얼게이트 제조방법은 기판 및 웰의 상부에 다수의 필드산화막을 형성한 후, 기판, 웰 및 필드산화막의 상부전면에 게이트산화막과 도핑되지 않은 비정질실리콘을 순차적으로 증착하는 단계와; 사진식각공정을 통해 도핑되지 않은 비정질실리콘을 식각하여 필드산화막의 사이에 두 개의 게이트전극을 형성하는 단계와; 그 게이트전극이 형성된 기판 및 웰의 상부전면에 절연막과 제1포토레지스트를 순차적으로 증착 및 도포한 후, 하드베이크하는 단계와; 그 제1포토레지스트를 절연막이 드러날 때까지 식각한 후, 그 노출된 절연막을 식각하여 게이트전극의 상부를 노출시키는 단계와; 상기 노출된 게이트전극에 각각 엔형과 피형 불순물이온을 주입하는 단계와; 어닐링처리후, 절연막을 식각하는 단계로 이루어지는 것을 특징으로 한다. 이와같은 본 발명에 의한 반도체소자의 듀얼게이트 제조방법을 일 실시예를 들어 설명하면 다음과 같다.
도2a 내지 도2h는 본 발명에 의한 반도체소자의 듀얼게이트 제조방법의 일 실시예를 보인 수순단면도로서, 이에 도시한 바와같이 피형 기판(10)상부의 일측에 엔형 불순물이온을 주입하여 엔웰(20)을 형성하는 단계(도2a)와; 소자들 간의 분리영역을 정의하여 그 다수의 분리영역에 필드산화막(30)을 형성한 후, 피형 기판(10), 엔웰(20) 및 필드산화막(30)의 상부전면에 게이트산화막(40)과 도핑되지 않은 비정질실리콘(50)을 순차적으로 증착하는 단계(도2b)와; 도핑되지 않은 비정질실리콘(50)의 상부에 포토레지스트(도면미도시)를 도포 및 노광한 후, 도핑되지 않은 비정질실리콘(50)을 식각하여, 필드산화막(30)과 소정거리가 이격되도록 두 개의 게이트전극을 형성하고, 그 포토레지스트를 제거하는 단계(도2c)와; 게이트전극이 형성된 기판(10)의 상부전면에 절연막(60),(61)과 포토레지스트(PR1)를 순차적으로 증착 및 도포한 후, 하드베이크하는 단계(도2d)와; 포토레지스트(PR1)를 절연막(61)이 노출될 때까지 식각한 후, 그 노출된 절연막(61)을 식각하고, 계속해서 절연막(60)을 식각하여 게이트전극의 상부를 노출시킨 후, 포토레지스트(PR1)를 제거하는 단계(도2e)와; 엔웰(20)측 상부에 포토레지스트(PR2)를 도포한 후, 그 포토레지스트(PR2)를 마스크로하여 기판(10)측 상부의 게이트전극에 엔형 불순물이온을 주입하여 엔형 비정질실리콘(51)을 형성하는 단계(도2f)와; 엔웰(20)측 상부의 포토레지스트(PR2)를 제거하고, 기판(10)측 상부에 포토레지스트(PR3)를 도포한 후, 그 포토레지스트(PR3)를 마스크로하여 엔웰(20)측 상부의 게이트전극에 피형 불순물이온을 주입하여 피형 비정질실리콘(52)을 형성하는 단계(도2g)와; 포토레지스트(PR3)를 제거하고, 엔형 및 피형 비정질실리콘(51),(52)이 형성된 기판(10) 전체를 어닐링한 후, 절연막(61),(60)을 순차적으로 식각하는 단계(도2h)로 이루어진다.
한편, 상기 도핑되지 않은 비정질실리콘(50)의 상부를 노출시키는 단계(도2d, 도2e)는 다른 실시예로 절연막(61)의 상부에 다른 절연막을 증착하여 평탄화 하는 단계와; 그 다른 절연막을 절연막(61)이 드러날 때까지 식각한 후, 그 노출된 절연막(61)을 식각하고 계속하여 절연막(60)을 식각하는 단계로 이루어질 수 있다. 이하, 상기와 같은 본 발명의 실시예를 좀더 상세히 설명한다.
먼저, 도2a에 도시한 바와같이 피형 기판(10)상부의 일측에 엔형 불순물이온을 주입하여 엔웰(20)을 형성한다. 이때, 엔웰(20)의 상부에는 피형트랜지스터가 형성되고, 피형 기판(10)의 상부에는 엔형트랜지스터가 형성된다.
그리고, 도2b에 도시한 바와같이 소자들 간의 분리영역을 정의하여 그 다수의 분리영역에 필드산화막(30)을 형성한 후, 그 피형 기판(10), 엔웰(20) 및 필드산화막(30)의 상부전면에 게이트산화막(40)과 도핑되지 않은 비정질실리콘(50)을 순차적으로 증착한다. 이때, 도핑되지 않은 비정질실리콘(50)은 이후의 도핑에 따라 피형 또는 엔형모스트랜지스터의 게이트전극이 된다.
그리고, 도2c에 도시한 바와같이 도핑되지 않은 비정질실리콘(50) 상부에 포토레지스트(도면미도시)를 각각 도포 및 노광한 후, 도핑되지 않은 비정질실리콘(50)을 식각하여, 필드산화막(30)과 소정거리가 이격되도록 두 개의 게이트전극을 형성한다. 이때, 필드산화막(30)과 소정거리가 이격되도록 하는 이유는, 이후에 소정거리가 이격된 영역에 소스/드레인을 형성하기 위해서이다.
그리고, 도2d에 도시한 바와같이 게이트전극이 형성된 기판(10)의 상부전면에 절연막(60),(61)과 포토레지스트(PR1)를 순차적으로 증착 및 도포한 후, 하드베이크한다. 이때, 절연막(60),(61)은 산화막과 질화막을 순차적으로 화학기상증착법으로 증착하며, 질화막을 증착하는 이유는 이후에 도핑되지 않은 비정질실리콘(50)에 주입되는 불순물이온으로부터 기판(10)을 보호하기 위한 것이고, 산화막을 증착하는 이유는 질화막이 기판(10)의 상부에 직접 증착되는 경우 기판(10)의 다결정실리콘배열과 질화막을 구성하는 질소화합물의 배열이 서로 다르기 때문에 질화막의 증착시 기판(10)의 상부에서 일어나는 손상을 방지하기 위한 것이다.
그리고, 도2e에 도시한 바와같이 포토레지스트(PR1)를 절연막(61)이 드러날 때까지 식각한 후, 그 노출된 절연막(61)을 식각하고, 계속해서 절연막(60)을 식각하여 게이트전극의 상부를 노출시킨 후, 포토레지스트(PR1)를 제거한다. 여기서, 절연막(61),(60)은 마스크를 사용하지 않고, 건식식각 한다.
그리고, 도2f에 도시한 바와같이 엔웰(20)측 상부에 포토레지스트(PR2)를 도포한 후, 그 포토레지스트(PR2)를 마스크로하여 기판(10)측 상부의 게이트전극에 엔형 불순물이온을 주입하여 엔형 비정질실리콘(51)을 형성하고, 도2g에 도시한 바와같이 엔웰(20)측 상부의 포토레지스트(PR2)를 제거하고, 기판(10)측 상부에 포토레지스트(PR3)를 도포한 후, 그 포토레지스트(PR3)를 마스크로하여 엔웰(20)측 상부의 게이트전극에 피형 불순물이온을 주입하여 피형 비정질실리콘(52)을 형성한다.
이때, 상기 게이트전극에 주입되는 엔형과 피형 불순물이온은 5∼100KeV 의 에너지와,개/㎠ 의 농도로 주입된다.
그리고, 도2h에 도시한 바와같이 포토레지스트(PR3)를 제거하고, 엔형 및 피형 비정질실리콘(51),(52)이 형성된 기판(10)전체를 어닐링한 후, 절연막(61),(60)을 순차적으로 식각한다. 이때, 어닐링은 엔형 및 피형 비정질실리콘(51),(52)에 주입된 불순물이온을 활성화시키고 확산시키기 위하여 고온에서 처리한다.
상기한 바와같은 본 발명에 의한 반도체소자의 듀얼게이트 제조방법은 피형 또는 엔형 불순물이온이 주입되기 전에 도핑되지 않은 비정질실리콘을 식각하여 게이트전극의 모양을 형성함으로써, 주입되는 불순물이온의 종류 및 도핑농도에 따라 각 게이트전극의 모양을 일정하게 형성할 수 있어 소자의 신뢰성이 향상되는 효과와, 게이트전극을 형성하기 위한 식각공정을 용이하게 진행시킬 수 있는 효과가 있다.

Claims (4)

  1. 기판 및 웰의 상부에 다수의 필드산화막을 형성한 후, 기판, 웰 및 필드산화막의 상부전면에 게이트산화막과 도핑되지 않은 비정질실리콘을 순차적으로 증착하는 단계와; 사진식각공정을 통해 도핑되지 않은 비정질실리콘을 식각하여 필드산화막의 사이에 두 개의 게이트전극을 형성하는 단계와; 그 게이트전극이 형성된 기판 및 웰의 상부전면에 절연막과 제1포토레지스트를 순차적으로 증착 및 도포한 후, 하드베이크하는 단계와; 그 제1포토레지스트를 절연막이 드러날 때까지 식각한 후, 그 노출된 절연막을 식각하여 게이트전극의 상부를 노출시키는 단계와; 상기 노출된 게이트전극에 각각 엔형과 피형 불순물이온을 주입하는 단계와; 어닐링처리후, 절연막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
  2. 제 1항에 있어서, 상기 절연막은 화학기상증착법으로 증착된 산화막 및 그 산화막의 상부에 역시 화학기상증착법으로 증착된 질화막으로 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
  3. 제 1항에 있어서, 상기 도핑되지 않은 비정질실리콘에 주입되는 엔형과 피형 불순물이온은 5∼100KeV 의 에너지와,개/㎠ 의 농도로 주입되는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
  4. 기판 및 웰의 상부에 다수의 필드산화막을 형성한 후, 기판, 웰 및 필드산화막의 상부전면에 게이트산화막과 도핑되지 않은 비정질실리콘을 순차적으로 증착하는 단계와; 사진식각공정을 통해 도핑되지 않은 비정질실리콘을 식각하여 필드산화막의 사이에 두 개의 게이트전극을 형성하는 단계와; 게이트전극이 형성된 기판 및 웰의 상부전면에 제1절연막과 제2절연막을 순차적으로 증착하는 단계와; 그 제2절연막을 제1절연막이 드러날 때까지 식각한 후, 그 노출된 제1절연막을 식각하여 게이트전극의 상부를 노출시키는 단계와; 상기 노출된 게이트전극에 각각 엔형과 피형 불순물이온을 주입하는 단계와; 어닐링처리후, 제1절연막을 식각하는 단계로 이루어지는 것을 특징으로 하는 반도체소자의 듀얼게이트 제조방법.
KR1019970022547A 1997-05-31 1997-05-31 반도체소자의 듀얼게이트 제조방법 KR100230821B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970022547A KR100230821B1 (ko) 1997-05-31 1997-05-31 반도체소자의 듀얼게이트 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970022547A KR100230821B1 (ko) 1997-05-31 1997-05-31 반도체소자의 듀얼게이트 제조방법

Publications (2)

Publication Number Publication Date
KR19980086248A true KR19980086248A (ko) 1998-12-05
KR100230821B1 KR100230821B1 (ko) 1999-11-15

Family

ID=19508244

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970022547A KR100230821B1 (ko) 1997-05-31 1997-05-31 반도체소자의 듀얼게이트 제조방법

Country Status (1)

Country Link
KR (1) KR100230821B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315450B1 (ko) * 1999-04-13 2001-11-28 황인길 반도체 소자의 게이트 전극 형성 방법
KR100437615B1 (ko) * 2001-12-28 2004-06-30 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100778877B1 (ko) * 2001-12-19 2007-11-22 매그나칩 반도체 유한회사 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100315450B1 (ko) * 1999-04-13 2001-11-28 황인길 반도체 소자의 게이트 전극 형성 방법
KR100778877B1 (ko) * 2001-12-19 2007-11-22 매그나칩 반도체 유한회사 반도체 소자의 제조방법
KR100437615B1 (ko) * 2001-12-28 2004-06-30 주식회사 하이닉스반도체 반도체소자의 제조방법

Also Published As

Publication number Publication date
KR100230821B1 (ko) 1999-11-15

Similar Documents

Publication Publication Date Title
US6472283B1 (en) MOS transistor processing utilizing UV-nitride removable spacer and HF etch
KR100244967B1 (ko) 듀얼 게이트(dual-gate)의 반도체 장치 제조방법
JPH09232445A (ja) 半導体装置およびその製造方法
EP0459398B1 (en) Manufacturing method of a channel in MOS semiconductor devices
US6342423B1 (en) MOS-type transistor processing utilizing UV-nitride removable spacer and HF etch
KR100230821B1 (ko) 반도체소자의 듀얼게이트 제조방법
KR100273296B1 (ko) 모스 트랜지스터 제조방법
US6949471B2 (en) Method for fabricating poly patterns
KR0146522B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR20000050588A (ko) 반도체 소자의 이중 게이트 형성방법
KR100313783B1 (ko) 모스트랜지스터제조방법
KR100610460B1 (ko) 시모스(ｃｍｏｓ) 트랜지스터 및 그 제조 방법
KR100685879B1 (ko) 반도체 소자 및 그 제조방법
KR0179860B1 (ko) 씨모스 소자의 제조방법
KR100239723B1 (ko) 반도체소자 제조방법
KR100450566B1 (ko) 씨모오스형 트랜지스터 제조 방법
KR0179294B1 (ko) 반도체 장치의 제조방법
KR100473734B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100537273B1 (ko) 반도체 소자 제조방법
KR0137549B1 (ko) 모스 트랜지스터 접합 형성 방법
KR100218372B1 (ko) 반도체소자의 듀얼게이트 제조방법
KR0148790B1 (ko) 반도체 소자 제조방법
KR100250686B1 (ko) 반도체 소자 제조 방법
KR100357173B1 (ko) 박막 트랜지스터의 제조 방법
KR950008259B1 (ko) 반도체 소자의 엘디디(ldd) 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070720

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee