KR101057698B1 - 반도체소자의 실리사이드막 형성방법 - Google Patents
반도체소자의 실리사이드막 형성방법 Download PDFInfo
- Publication number
- KR101057698B1 KR101057698B1 KR1020030073270A KR20030073270A KR101057698B1 KR 101057698 B1 KR101057698 B1 KR 101057698B1 KR 1020030073270 A KR1020030073270 A KR 1020030073270A KR 20030073270 A KR20030073270 A KR 20030073270A KR 101057698 B1 KR101057698 B1 KR 101057698B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- photoresist pattern
- forming
- film
- silicide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 40
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 40
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 10
- 125000006850 spacer group Chemical group 0.000 claims abstract description 9
- 239000002210 silicon-based material Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract 1
- 238000004380 ashing Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 실리사이드막 형성방법에 관한 것으로, 본 발명의 사상은 실리콘물질이 포함된 영역 중 선택적으로 실리사이드막이 형성되는 제1 영역과 실리콘 물질이 포함된 영역이면 모두 실리사이드막이 형성되는 제2 영역을 구비한, 반도체 기판에 게이트 전극, 스페이서 및 소스/드레인 영역을 형성한 후 상기 결과물에 절연막을 형성하는 단계, 상기 제1 영역에만 제1 포토레지스트 패턴을 형성한 후, 상기 제2 영역에 형성된 절연막을 제거하는 단계, 상기 결과물 전면에 제2 포토레지스트 패턴을 형성한 후 상기 제2 영역의 제2 포토레지스트 패턴 상부에 실리콘 산화막을 형성하는 단계, 상기 결과물에 식각공정을 수행하여 상기 제1 영역의 제2 포토레지스트 패턴의 소정 깊이가 제거되면서 동시에 상기 제1 영역의 절연막이 노출되는 단계, 상기 제1 영역의 노출된 절연막을 제거하여 상기 게이트 전극 상부만 노출되도록 하는 단계, 상기 제2 포토레지스트 패턴을 제거하는 단계 및 상기 결과물에 실리사이드막을 형성하는 단계를 포함한다.
실리사이드막, 실리화
Description
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
도 6 내지 도 11은 본 발명에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
30: 반도체기판 32: 게이트전극
34: 스페이서 35: 소스/드레인영역
36: HLD 산화막 38: 실리콘산화막
40; 실리사이드막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 실리사이드막 형성방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 고속도를 요하는 로직 소자에서 게이트의 게이트 전극과 소스/드레인 영역의 저항과 접촉저항을 낮추기 위한 실리사이드막을 형성하는 샐리사이드(self aligned silicide)공정이 필수적이다. 한편, 반도체 소자 제조시 높은 저항특성이 요구되는 영역이 존재하게 되는 데, 이 영역에는 실리사이드막의 형성을 방지하도록 해야 한다.
이와 같이 반도체소자 제조시 실리사이드막의 선택적 형성 기술이 점차적으로 다양하게 요구되고 있다.
도 1 내지 도 5는 종래 기술에 따른 반도체 소자의 실리사이드막 형성방법을 설명하기 위한 단면도들을 도시하고 있고, 이를 설명하면 다음과 같다.
도 1을 참조하면, 통상적인 제조방법에 따라 반도체 기판(10)에 게이트 전극(12), 스페이서(14) 및 소스/드레인 영역(15)을 형성한다. 상기 반도체 기판(10)은 실리콘 물질이 포함된 영역 중 선택적으로 실리사이드막이 형성되는 영역(A)과 실리콘 물질이 포함된 영역이면 모두 실리사이드막이 형성되는 영역(B)으로 구분 정의되어 있다. 이어서, 각 영역(A, B)에 HLD(high temperature low pressure Dielectric)산화막(16)을 얇은 두께로 형성하고 상기 결과물 전면에 제1 포토레지스트 패턴(PR1)을 형성한다.
도 2를 참조하면, 상기 각 영역(A, B)에 형성된 제1 포토레지스트 패턴(PR1)을 에치백하여 제2 포토레지스트 패턴(PR2)을 형성한다. 이 에치백 공정으로 인해, 제1 포토레지스트 패턴(PR1)의 소정 영역이 제거됨과 동시에 A 영역 및 B 영역의 게이트전극 상면에 형성된 HLD 산화막(16)이 제거되어, 게이트 전극(12)의 상면이 노출된다. 이때, 에치백 공정으로 인해, HLD 산화막(16)이 제거되면서 동시에 스페이서(14)의 상부(a)도 제거된다.
도 3을 참조하면, 상기 에치백 공정을 통해 형성된 제2 포토레지스트 패턴(PR2)을 제거하는 에싱 공정을 수행하고, 상기 A 영역만을 마스킹하는 제3 포토레지스트 패턴(PR3)을 형성한다.
도 4를 참조하면, 제3 포토레지스트 패턴(PR3)으로 인해 노출된 B 영역에 형성된 HLD 산화막(16)을 식각하여 제거한다. 이때, HLD 산화막(16)이 식각되면서 상기 제거된 스페이서(14)의 상부(a)가 b 만큼 더 제거되어, 게이트 전극의 상부 측면이 노출된다.
도 5를 참조하면, 에싱 공정을 수행하여 제3 포토레지스트 패턴(PR3)을 제거하고, 실리사이드막을 형성공정을 수행하여 A 영역의 게이트전극(12) 상면 및 B 영역의 게이트전극(12) 상면, 측면 및 소스 드레인 영역(17)의 상면에 실리사이드막(18)을 형성함으로써, 본 공정을 완료한다.
이때, A 영역의 게이트 전극 상면, 측면 및 B 영역의 게이트전극 상면 , 측면 및 소스 드레인영역의 상면에 실리사이드막이 형성되는 데, 이 A 및 B 영역의 게이트 전극 측면에 실리사이드막이 형성되면, 인접한 금속배선등과 브릿지(bridge)를 유발하여 소자 불량의 원인이 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 원하는 영역에만 실리사이드막이 형성되도록 하여, 소자 불량의 원인을 감소시킬 수 있도록 하는 반도체 소자의 실리사이드막 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 실리콘물질이 포함된 영역 중 선택적으로 실리사이드막이 형성되는 제1 영역과 실리콘 물질이 포함된 영역이면 모두 실리사이드막이 형성되는 제2 영역을 구비한, 반도체 기판에 게이트 전극, 스페이서 및 소스/드레인 영역을 형성한 후 상기 결과물에 절연막을 형성하는 단계, 상기 제1 영역에만 제1 포토레지스트 패턴을 형성한 후, 상기 제2 영역에 형성된 절연막을 제거하는 단계, 상기 결과물 전면에 제2 포토레지스트 패턴을 형성한 후 상기 제2 영역의 제2 포토레지스트 패턴 상부에 실리콘 산화막을 형성하는 단계, 상기 결과물에 식각공정을 수행하여 상기 제1 영역의 제2 포토레지스트 패턴의 소정 깊이가 제거되면서 동시에 상기 제1 영역의 절연막이 노출되는 단계, 상기 제1 영역의 노출된 절연막을 제거하여 상기 게이트 전극 상부만 노출되도록 하는 단계, 상기 제2 포토레지스트 패턴을 제거하는 단계 및 상기 결과물에 실리사이드막을 형성하는 단계를 포함한다.
상기 실리콘 산화막은 상기 제2 영역의 제2 포토레지스트 패턴이 상기 수행되는 식각공정을 통해 제거되는 것을 방지하는 블로킹막인 것이 바람직하다.
상기 실리콘 산화막은 상기 제2 포토레지스트 패턴 중 제2 영역의 제2 포토레지스트 패턴을 노출시켜 이를 노광하고, 이 노광된 상기 제2 영역의 제2 포토레지스트 패턴을 실리화하여 형성하는 것이 바람직하다.
상기 실리화는 노광된 포토레지스트 패턴에 실리콘소스를 가진 이온을 주입하는 공정인 것이 바람직하다.
상기 식각공정은 O2 플라즈마를 이용하여 수행하는 것이 바람직하다.
상기 절연막은 HLD 산화막으로 형성하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 6 내지 도 11은 본 발명에 따른 반도체소자의 실리사이드막 형성방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체 기판(30)에 게이트 산화막, 폴리실리콘막을 순차적으로 형성한 후 패터닝하여 게이트 전극(32)을 형성한다. 이 게이트 전극(32)이 형성된 결과물에 질화막을 형성하여 에치백 공정을 수행하여 게이트 전극 측벽에 스페이서(34)를 형성한다. 이 게이트전극 및 스페이서를 이온주입마스크로 이온주입하여 반도체 기판(30)내에 소스/드레인 영역(35)을 형성한다. 한편, 반도체 기판(10)은 실리콘 물질이 포함된 영역 중 선택적으로 실리사이드막이 형성되는 영역(A)과 실리콘 물질이 포함된 영역이면 모두 실리사이드막이 형성되는 영역(B)으로 구분 정의되어 있다. 이어서, 각 영역(A, B)에 HLD 산화막(36)을 얇은 두께로 형성하고 상기 결과물 전면에 제4 포토레지스트 패턴(PR4)을 형성한다.
도 7을 참조하면, 상기 B 영역이 노출되도록 제4 포토레지스트 패턴(PR4)을 제거하여 제5 포토레지스트 패턴(PR5)을 형성한다. 이 제5 포토레지스트 패턴으로 인해 노출된 B 영역에 형성된 HLD 산화막(36)을 식각하여 제거한다.
도 8을 참조하면, HLD 산화막이 제거된 B 영역을 포함한 반도체 기판(30)에 형성된 제5 포토레지스트 패턴(PR5)을 에싱 공정을 통해 제거한다. 이어서, 반도체 기판(30) 전면에 제6 포토레지스트 패턴(PR6)을 형성한다.
도 9를 참조하면, 제6 포토레지스트 패턴(PR6) 중 A 영역 상부에 마스크(미도시)를 형성하여 B 영역의 제6 포토레지스트 패턴(PR6)을 노출시킨다. 이 노출된 제6 포토레지스트 패턴(PR6)을 노광시키고 이 패턴을 실리화(silylation)하여, B 영역의 제6 포토레지스트 패턴(PR6)을 실리콘 산화막(38)으로 형성한다. 이 실리화는 노광된 포토레지스트 패턴에 실리콘 소스를 가진 이온을 주입하여 실리콘 산화 막으로 형성하는 과정이다. 이 실리콘 산화막(38)은 B 영역의 제6 포토레지스트 패턴(PR6)이 이후 수행하는 식각 공정 등을 통해 제거되는 것을 방지하는 블로킹막으로써, B 영역의 게이트 전극을 보호할 수 있도록 한다.
이어서, 이 실리콘 산화막(38)이 형성되지 않은 A영역의 제6 포토레지스트 패턴(PR6)에 O2 플라즈마 식각공정을 수행하여 A 영역의 제6 포토레지스트 패턴(PR6)을 제거한다. 이때 상기 식각공정을 통해 A 영역에 남겨진 제6 포토레지스트 패턴(PR6) 높이는 게이트 전극의 높이와 동일하게 되도록 하여, 게이트 전극 상부에 형성된 HLD 산화막(36)이 노출된다.
도 10을 참조하면, 상기 식각공정으로 인해 노출된 HLD 산화막(36)을 제거하여 게이트 전극(32)의 상면만이 노출된다.
도 11을 참조하면, 상기 결과물에 제6 포토레지스트 패턴(PR6)을 제거하는 에싱공정을 수행한다. 상기 결과물 전면에 실리사이드막 형성공정을 수행하여, A 영역의 노출된 게이트 전극 상면 및 B 영역의 게이트전극 상면 및 소스/드레인 영역(39)의 상면에만 실리사이드막(40)을 형성함으로써, 본 공정을 완료한다.
본 발명에 의하면, 포토레지스트 패턴의 적절한 변형으로 인해 게이트 전극의 상면 및 소스/드레인영역의 상면에만 실리사이드막을 형성함으로써, 원하는 영역에만 실리사이드막이 형성되어, 소자불량의 원인을 감소시킬 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 포토레지스트 패턴의 적절한 변형으로 인해 게이트전극의 상면 및 소스/드레인영역의 상면에만 실리사이드막을 형성함으로써, 원하는 영역에만 실리사이드막이 형성되어, 소자불량의 원인을 감소시킬 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (7)
- 실리콘물질이 포함된 영역 중 선택적으로 실리사이드막이 형성되는 제1 영역과 실리콘 물질이 포함된 영역이면 모두 실리사이드막이 형성되는 제2 영역을 구비한, 반도체 기판에 게이트 전극, 스페이서 및 소스/드레인 영역을 형성한 후 형성된 결과물에 절연막을 형성하는 단계;상기 제1 영역에만 제1 포토레지스트 패턴을 형성한 후, 상기 제2 영역에 형성된 절연막을 제거하는 단계;상기 결과물 전면에 제2 포토레지스트 패턴을 형성한 후 상기 제2 영역의 제2 포토레지스트 패턴 상부에 실리콘 산화막을 형성하는 단계;상기 결과물에 식각공정을 수행하여 상기 제1 영역의 제2 포토레지스트 패턴의 일부를 남기고 동시에 상기 제1 영역의 절연막이 노출되는 단계;상기 제1 영역의 노출된 절연막을 제거하여 상기 게이트 전극 상부만 노출되도록 하는 단계;상기 제2 포토레지스트 패턴을 제거하는 단계; 및상기 결과물에 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 실리사이드막 형성방법.
- 제1 항에 있어서, 상기 실리콘 산화막은상기 제2 영역의 제2 포토레지스트 패턴이 상기 수행되는 식각공정을 통해 제거되는 것을 방지하는 블로킹막인 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
- 제1 항에 있어서, 상기 실리콘 산화막은상기 제2 포토레지스트 패턴 중 제2 영역의 제2 포토레지스트 패턴을 노출시켜 이를 노광하고, 이 노광된 상기 제2 영역의 제2 포토레지스트 패턴을 실리화하여 형성하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
- 제3 항에 있어서, 상기 실리화는노광된 포토레지스트 패턴에 실리콘소스를 가진 이온을 주입하는 공정인 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
- 제1 항에 있어서, 상기 식각공정은O2 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
- 제1 항에 있어서, 상기 절연막은HLD 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
- 제1 항에 있어서,상기 남겨진 제2 포토레지스트 패턴의 높이는 상기 게이트 전극의 높이와 동일한 것을 특징으로 하는 반도체소자의 실리사이드막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073270A KR101057698B1 (ko) | 2003-10-21 | 2003-10-21 | 반도체소자의 실리사이드막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073270A KR101057698B1 (ko) | 2003-10-21 | 2003-10-21 | 반도체소자의 실리사이드막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050038074A KR20050038074A (ko) | 2005-04-27 |
| KR101057698B1 true KR101057698B1 (ko) | 2011-08-19 |
Family
ID=37240567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030073270A KR101057698B1 (ko) | 2003-10-21 | 2003-10-21 | 반도체소자의 실리사이드막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101057698B1 (ko) |
-
2003
- 2003-10-21 KR KR1020030073270A patent/KR101057698B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050038074A (ko) | 2005-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040097188A (ko) | 집적 회로 소자 및 그 형성 방법 | |
| KR100731096B1 (ko) | 반도체 소자 및 이의 제조방법 | |
| KR101057698B1 (ko) | 반도체소자의 실리사이드막 형성방법 | |
| KR100559572B1 (ko) | 살리사이드를 갖는 반도체 소자 제조 방법 | |
| KR100609534B1 (ko) | 반도체소자의 제조방법 | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| US7517755B2 (en) | Method for fabricating semiconductor device | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR20080029660A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR100953489B1 (ko) | 반도체소자의 샐리사이드 형성방법 | |
| KR100778877B1 (ko) | 반도체 소자의 제조방법 | |
| KR100280537B1 (ko) | 반도체장치 제조방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR100743629B1 (ko) | 반도체 소자의 제조방법 | |
| KR100433490B1 (ko) | 반도체 소자의 제조방법 | |
| KR100314800B1 (ko) | 반도체소자의박막트랜지스터제조방법 | |
| KR20080062011A (ko) | 반도체 소자의 제조방법 | |
| KR100246784B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| KR100469915B1 (ko) | 듀얼게이트전극제조방법 | |
| KR20060072962A (ko) | 반도체 소자의 제조방법 | |
| KR20050010272A (ko) | 반도체소자의 샐리사이드 형성방법 | |
| KR20050042864A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR20040048455A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |