KR20050042864A - 반도체 소자의 게이트 전극 형성방법 - Google Patents
반도체 소자의 게이트 전극 형성방법 Download PDFInfo
- Publication number
- KR20050042864A KR20050042864A KR1020030077493A KR20030077493A KR20050042864A KR 20050042864 A KR20050042864 A KR 20050042864A KR 1020030077493 A KR1020030077493 A KR 1020030077493A KR 20030077493 A KR20030077493 A KR 20030077493A KR 20050042864 A KR20050042864 A KR 20050042864A
- Authority
- KR
- South Korea
- Prior art keywords
- voltage region
- gate electrode
- forming
- high voltage
- photoresist pattern
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 본 발명의 사상은 고전압 영역 및 저전압 영역이 구비된 반도체 기판 전면에 산화막 및 도전층을 순차적으로 형성하는 단계, 상기 고전압 영역 상에 게이트 전극용 제1 포토레지스트 패턴을 형성하고, 상기 저전압 영역 상에는 저전압영역 블로킹용 제2 포토레지스트 패턴을 각각 형성하는 단계, 상기 게이트 전극용 제1 포토레지스트 패턴을 식각마스크로 식각하여 고전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계, 상기 형성된 제1 및 제2 포토레지스트 패턴을 제거하는 단계, 상기 저전압영역 상에는 게이트 전극용 제3 포토레지스트 패턴을 형성하고, 상기 고전압 영역 상에는 고전압영역 블로킹용 제4 포토레지스트 패턴을 각각 형성하는 단계 및 상기 게이트 전극용 제3 포토레지스트 패턴을 식각마스크로 식각하여 저전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로 반도체 소자는 고전압용 트랜지스터와 저전압용 트랜지스터로 크게 구분 정의될 수 있다.
상기 고전압용 트랜지스터의 게이트 산화막은 상기 저전압용 트랜지스터의 게이트 산화막보다 10배 이상 두꺼워 심한 단차를 발생하게 되므로, 저전압용 트랜지스터의 게이트 전극 형성 식각 공정시 고전압용 트랜지스터의 게이트 산화막까지 손상을 받게 된다.
따라서 이를 해결하기 위해 고안된 방법으로, 저전압용 트랜지스터의 게이트 전극 형성 식각시 고전압 영역의 게이트 전극을 동시에 식각 한 후 식각이 완료된 상태에서 저전압영역을 포토레지스트 패턴으로 블로킹한 후 고전압 영역의 고전압 게이트 산화막을 식각한다.
그러나 고전압 영역의 게이트 산화막 식각 공정시 고전압 영역의 게이트전극용 폴리 실리콘막이 노출되어 있으므로, 상기 식각 공정시 발생하는 플라즈마 데미지를 받게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 고전압영역 및 저전압영역에 각각 게이트 전극을 형성하기 위한 공정시 각 게이트 전극에 발생될 수 있는 손상을 방지할 수 있도록 하는 반도체 소자의 게이트 전극 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 고전압 영역 및 저전압 영역이 구비된 반도체 기판 전면에 산화막 및 도전층을 순차적으로 형성하는 단계, 상기 고전압 영역 상에 게이트 전극용 제1 포토레지스트 패턴을 형성하고, 상기 저전압 영역 상에는 저전압영역 블로킹용 제2 포토레지스트 패턴을 각각 형성하는 단계, 상기 게이트 전극용 제1 포토레지스트 패턴을 식각마스크로 식각하여 고전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계, 상기 형성된 제1 및 제2 포토레지스트 패턴을 제거하는 단계, 상기 저전압영역 상에는 게이트 전극용 제3 포토레지스트 패턴을 형성하고, 상기 고전압 영역 상에는 고전압영역 블로킹용 제4 포토레지스트 패턴을 각각 형성하는 단계 및 상기 게이트 전극용 제3 포토레지스트 패턴을 식각마스크로 식각하여 저전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계를 포함한다.
상기 산화막은 상기 고전압영역 및 저전압 영역에는 서로 상이한 두께로 형성되는 것이 바람직하다.
상기 도전층은 폴리실리콘막인 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 제1 및 제2 게이트 산화막(12a, 12b)을 형성한다. 상기 반도체 기판(10)은 저전압 영역(및 셀 영역: A)과 고전압영역(B)으로 구분 정의되어 있고, 이 각 영역에 적합한 게이트 산화막 즉, 저전압 영역(A)에는 제1 산화막(12a)과 고전압 영역(B)에는 제2 산화막(12b)을 통상의 공정을 통해 각각 형성한다. 이어서, 상기 결과물 전면에 게이트 전극용 폴리실리콘막(14)을 소정 두께 형성한다.
도 2를 참조하면, 상기 고전압 영역(B)의 게이트 전극용 폴리 실리콘막(14) 상부에는 고전압 영역(B)을 블로킹(blocking)할 제2 포토레지스트 패턴(PRB)을 형성하고, 상기 저전압 영역(및 셀 영역: A)의 게이트 전극용 폴리실리콘막(14)의 상부에는 게이트 전극 형성용 제1 포토레지스트 패턴(PRA)을 각각 형성한다.
상기 형성된 제1 포토레지스트 패턴(PRA)을 식각 마스크로 게이트 전극용 폴리실리콘막(14) 및 제1 산화막(12a)을 식각하여 저전압 영역(A)에 게이트 전극(14a) 및 제1 게이트 산화막(12a)을 형성한다. 이때, 상기 저전압 영역(A)에 게이트 전극 형성을 위한 식각 공정이 수행될 때, 고전압 영역(B)에는 제2 포토레지스트 패턴(PRB)이 블로킹되어 게이트 전극용 폴리실리콘막(14) 및 제2 산화막(12b)의 식각이 방지된다. 이어서, 상기 제1 및 제2 포토레지스트 패턴(PRA, PRB)를 각각 제거하는 에싱공정을 수행한다.
도 3을 참조하면, 상기 저전압 영역(및 셀 영역: A) 상부에는 저전압 영역(A)을 블로킹(blocking)할 제3 포토레지스트 패턴(PRC)을 형성하고, 상기 고전압 영역(B)의 게이트 전극용 폴리실리콘막(14)의 상부에는 게이트 전극 형성용 제4 포토레지스트 패턴(PRD)을 각각 형성한다.
상기 형성된 제4 포토레지스트 패턴(PRD)을 식각 마스크로 게이트 전극용 폴리 실리콘막(14)을 식각하여 고전압 영역(B)에는 게이트 전극(14b) 및 제2 게이트 산화막(12b)을 형성한다. 이때, 상기 고전압 영역(B)에 게이트 전극 형성을 위한 식각공정이 수행될 때, 저전압 영역(A)에는 제3 포토레지스트 패턴(PRC)이 블로킹되어 게이트 전극(14a) 및 제2 게이트 산화막(12a)의 식각이 방지된다.
본 발명에 의하면, 게이트 전극이 식각되지 않은 영역을 블로킹한 상태에서 게이트 전극 형성 식각공정을 수행함으로써, 고전압영역 및 저전압영역에 각각 게이트 전극을 형성하기 위한 공정시 각 게이트 전극에 발생될 수 있는 손상을 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트 전극이 식각되지 않은 영역을 블로킹한 상태에서 게이트 전극 형성 식각공정을 수행함으로써, 고전압영역 및 저전압영역에 각각 게이트 전극을 형성하기 위한 공정시 각 게이트 전극에 발생될 수 있는 손상을 방지할 수 있게 되는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체 기판 12a: 제1 게이트 산화막
12b: 제2 게이트 산화막 14a, 14b: 게이트 전극
PRA, PRB, PRC, PRD; 포토레지스트 패턴
Claims (3)
- 고전압 영역 및 저전압 영역이 구비된 반도체 기판 전면에 산화막 및 도전층을 순차적으로 형성하는 단계;상기 고전압 영역 상에 게이트 전극용 제1 포토레지스트 패턴을 형성하고, 상기 저전압 영역 상에는 저전압영역 블로킹용 제2 포토레지스트 패턴을 각각 형성하는 단계;상기 게이트 전극용 제1 포토레지스트 패턴을 식각마스크로 식각하여 고전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계;상기 형성된 제1 및 제2 포토레지스트 패턴을 제거하는 단계;상기 저전압영역 상에는 게이트 전극용 제3 포토레지스트 패턴을 형성하고, 상기 고전압 영역 상에는 고전압영역 블로킹용 제4 포토레지스트 패턴을 각각 형성하는 단계; 및상기 게이트 전극용 제3 포토레지스트 패턴을 식각마스크로 식각하여 저전압 영역의 게이트 전극 및 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 산화막은상기 고전압영역 및 저전압 영역에는 서로 상이한 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제1 항에 있어서, 상기 도전층은폴리실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077493A KR20050042864A (ko) | 2003-11-04 | 2003-11-04 | 반도체 소자의 게이트 전극 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030077493A KR20050042864A (ko) | 2003-11-04 | 2003-11-04 | 반도체 소자의 게이트 전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050042864A true KR20050042864A (ko) | 2005-05-11 |
Family
ID=37243696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030077493A KR20050042864A (ko) | 2003-11-04 | 2003-11-04 | 반도체 소자의 게이트 전극 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050042864A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853796B1 (ko) * | 2007-06-07 | 2008-08-25 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
-
2003
- 2003-11-04 KR KR1020030077493A patent/KR20050042864A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100853796B1 (ko) * | 2007-06-07 | 2008-08-25 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20040097188A (ko) | 집적 회로 소자 및 그 형성 방법 | |
| KR20030000592A (ko) | Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법 | |
| KR20050042864A (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| KR100480894B1 (ko) | 복합 반도체 장치의 제조방법 | |
| KR100751687B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR101057698B1 (ko) | 반도체소자의 실리사이드막 형성방법 | |
| KR100489350B1 (ko) | 반도체소자의 게이트 형성방법 | |
| KR100326259B1 (ko) | 반도체장치제조방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| KR100237759B1 (ko) | 플라즈마 식각시의 아크 발생을 방지하는 반도체 소자 제조 방법 | |
| KR100402935B1 (ko) | 반도체 장치 제조 방법 | |
| KR100277898B1 (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR100406738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100873018B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR100239455B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR950005461B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR20040081676A (ko) | 다수 두께 레벨의 게이트 산화막을 갖는 반도체 소자의제조방법 | |
| KR19990032603A (ko) | 비활성 메모리 장치의 저항 형성 방법 | |
| KR20080062011A (ko) | 반도체 소자의 제조방법 | |
| KR19990085431A (ko) | 이에스디(esd) 보호회로 및 그 제조방법 | |
| KR20010039149A (ko) | 반도체 소자의 전도층 패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |