KR950005461B1 - 반도체장치 및 그 제조방법 - Google Patents

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내용 없음.

Description

반도체장치 및 그 제조방법

제1도 내지 제3도는 종래 게이트전극과 연결되는 배선층의 형성방법을 나타낸 공정순서도.

제4도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치를 나타낸 단면도.

제5도 내지 제8도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치의 제조방법의 일실시예를 나타낸 공정순서도.

제9도 내지 제15도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치의 제조방법의 다른 실시예를 나타낸 공정순서도.

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 금속층에 대한 플라즈마(plasma) 식각공정시에 발생되는 문제점을 제거할 수 있는 반도체장치 및 그 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리소자의 대용량화는 각 세대마다 2배로 진행하는 미세프로세스 기술을 기본으로 한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 반도체장치에 있어서의 배선기술은 메모리소자의 미세화기술에 있어서 중요한 항목중의 하나이며, 이러한 배선기술은 메모리의 워드라인과 같은 배선으로도 사용되는 게이트전극, 소오스(드레인) 확산영역과의 콘택트 및 각 소자를 상호 접속하는 금속배선 등으로 분류된다.

제1도 내지 제3도는 종래 게이트전극과 연결되는 배선층의 형성방법을 나타낸 공정순서도로, MOS(Metal Oxide Semiconductor) 트랜지스터를 예로들어 설명하기로 한다.

제1도는 트랜지스터의 형성공정을 도시한 것으로, 먼저 제1도전형의 반도체기판(100)상에 게이트산화막(1)을 개재한 게이트전극(2)을 형성하고, 상기 게이트전극 (2)을 중심으로 양쪽의 반도체기판(100)에 제2도전형으로 이루어지는 소오스영역 (3), 및 드레인영역(4)을 형성함으로써 트랜지스터를 완성한다.

제2도는 제1층간절연막(10), 및 제1콘택트 홀(CH1)의 형성공정을 도시한 것으로, 먼저 상기 트랜지스터가 덮히도록 소정두께의 제1층간절연막(10)을 형성한 후, 상기 제1층간절연막 위에 포토레지스트 도포, 마스크노광, 및 현상 등의 공정을 거쳐 포토레지스트 패턴을 형성하여 상기 게이트전극(2) 상부의 제1층간절연막을 식각하므로써 상기 게이트전극(2)이 노출되는 제1콘택트 홀(CH1)을 형성한다.

제3도는 제1금속층(12) 및 포토레지스트 패턴(PR)의 형성공정을 도시한 것으로, 상기 콘택트 홀이 형성된 결과물 전면에 상기 게이트전극(2)과 연결되는 제1금속층 (12) 예컨대 알루미늄을 소정두께로 형성한 후, 상기 제1금속층(12) 위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 제1금속층을 패터닝할 수 있는 포토레지스트 패턴(PR)을 형성한다.

계속되는 공정에서, 상기 포토레지스트 패턴(PR)을 적용하여 상기 제1금속층 (12)을 패터닝함으로써 상기 게이트전극(2)과 연결되는 배선층패턴을 형성한다. 이때, 상기 제1금속층인 알루미늄막의 식각공정은, 일반적으로 플라즈마 식각공정이 이용되는데, 이 식각공정을 통해 상기 알루미늄막의 식각이 진행되는 동안 식각이 되어지는 알루미늄막에 플라즈마화된 가스(gas)에 의한 정전하(electrostatic charge)가 발생되고, 이 정전하는 상기 알루미늄막과 연결된 MOS구조의 트랜지스터의 게이트전극에 차아지-업(charge up)되어 게이트산화막에 스트레스(stress)를 주게 되므로(상기 제3도에 도시된 바와 같은 전하방전통로를 통하여), 상기 게이트산화막의 특성을 열화시키게 되는 문제점이 있다. 따라서, MOS구조 트랜지스터, 혹은 MOS구조 커패시터의 특성열화를 가져오고, 게이트산화막의 신뢰성에도 문제가 되기도 한다.

이러한 종래기술의 문제점은 상기 플라즈마 식각공정시에 발생되는 전하가 방전될 통로(path)가 없어 계속 쌓이게 되는 현상(이른바 차지-업 현상)을 초래함으로써, 방전되지 못하고 쌓인 상기 저하에 의한 강한 전계에 의해 얇은 게이트산화막의 절연파괴 등을 발생하게 한다.

따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 플라즈마 식각시에 발생하는 정전하를 방전하기 위한 별도의 금속패턴을 구비하는 반도체장치를 제공하는데 있다.

본 발명의 다른 목적은 상기 별도의 금속패턴을 구비하는 반도체장치를 효율적으로 제조할 수 있는 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 본 발명은 소정의 결과물들이 형성된 제1도전형의 반도체기판상에 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 구비한 반도체장치에 있어서, 상기 소정의 결과물들이 형성되지않는 제1도전형의 반도체기판상에 상기 금속층과 재질이 동일한 금속패턴이 형성되되, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판의 표면에 형성된 제1도전형의 불순물주입영역과 연결되도록 형성된 것을 특징으로 한다.

상기한 다른 목적을 달성하기 위하여 본 발명의 방법은, 제1도전형의 반도체기판상에 소정의 결과물들을 형성하는 공정과, 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판의 표면에 제1도전형의 불순물주입영역을 형성하는 공정 ; 및 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 상기 금속층과 재질이 동일한 금속패턴을 형성하되, 상기 제1도전형의 불순물주입영역과 연결되도록 형성하는 공정을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 설명하기로 한다.

제4도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치를 나타낸 단면도로, MOS 트랜지스터를 예로들어 설명하기로 한다.

제4도를 참조하면, 먼저 제1도전형의 반도체기판(100)상에 게이트산화막(1)을 개재한 게이트전극(2)이 형성되어 있고, 상기 게이트전극(2)을 중심으로 양쪽의 반도체기판(100)에 제2도전형의 불순물주입영역인 소오스영역(3), 및 드레인(4)이 형성되어 있으며, 상기 소정부분의 게이트전극(2)과 연결되는 제1배선층(12')이 층간절연막 (10)에 형성된 제1콘택트 홀을 통하여 형성되어 있고, 칩내의 여백이 되는 부분의 반도체기판(100)에 형성된 제1도전형의 불순물주입영역 (11)과 연결되는 제1금속패턴(12")이 상기 층간절연막(10)에 형성된 제2콘택트 홀을 통하여 형성되어 있다.

제5도 내지 제8도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치의 일실시예를 나타낸 공정순서도이다.

제5도는 트랜지스터의 형성공정을 도시한 것으로, 먼저 제1도전형의 반도체기판(100) 상에 게이트산화막(1)을 개재한 게이트전극(2)을 형성하고, 상기 게이트전극 (2)을 중심으로 양쪽의 반도체기판(100)에 제2도전형으로 이루어지는 소오스영역 (3), 및 드레인영역(4)을 형성함으로써 트랜지스터를 완성한다.

제6도는 제1층간절연막(10), 제1콘택트 홀(CH1), 제2콘택트 홀(CH2), 및 불순물주입영역(11)의 형성공정을 도시한 것으로, 먼저 상기 트랜지스터가 형성된 결과를 전면에 상기 트랜지스터를 절연시키기 위한 제1층간절연막(10)을 형성하고, 상기 제1층간절연막(10) 위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐, 상기 게이트전극(2)을 노출시킴과 동시에 칩(chip)내의 여백이 되는 부분의 반도체기판 (100)을 노출시키기 위한 소정크기의 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제1층간절연막(10)을 식각함으로써 상기 게이트전극(2)을 노출시키는 제1콘택트 홀(CH1)과, 상기 칩내의 여백이 되는 부분의 반도체기판을 노출시키기 위한 제2콘택트 홀(CH2)을 형성한다. 이어서, 상기 제1콘택트 홀(CH1)부분은 소정의 마스크패턴으로 덮은 후, 결과를 전면에 제1도전형의 불순물을 주입함으로써 상기 제2콘택트 홀(CH2)을 통하여 노출된 반도체기판(100)에 제1도전형의 불순물주입영역(11)을 형성한다. 여기서, 상기 '칩내의 여백이 되는 부분'이라는 것은, 주변회로부위 특히 패드(pad)와 패드 사이등 패턴이 없는 여유면적을 의미한다.

제7도는 제1금속층(12), 및 제1포토레지스트 패턴(PR1)의 형성공정을 도시한 것으로, 먼저 상기 제1콘택트 홀을 덮는 마스크패턴을 제거한 후 결과물 전면에 상기 게이트전극(2) 및 불순물주입영역(11)과 연결되는 제1금속층(12) 예컨대 알루미늄을 소정두께로 형성한 후, 상기 제1금속층(12) 위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 제1배선층 및 상기 불순물주입영역(11)과 연결되는 별도의 제1금속패턴을 패터닝할 수 있는 제1포토레지스트 패턴(PR1)을 형성한다. 여기서, 상기 불순물주입영역(11)과 제1금속층(12)은 오믹콘택(ohmic contact)이 되도록 형성한다.

제8도는 패터닝공정을 도시한 것으로, 상기 제1포토레지스트 패턴(PR1)을 적용하여 상기 제1금속층(12)을 플라즈마 식각공정을 이용하여 패터닝함으로써, 상기 게이트전극(2)과 연결되는 제1배선층(12'), 및 상기 불순물주입영역(11)과 연결되는 별도의 제1금속패턴(12")을 형성한다. 이때, 상기 플라즈마 식각 공정시에 발생되는 플라즈마화된 가스에 의한 정전하를 상기 제1금속패턴12"￦을 통하여 반도체기판(100)으로 방전시키게 됨으로써(상기 제7도에 도시한 바와 같은 전하방전통로를 통하여), 상기 정전하의 영향을 받지 않는 소자를 얻을 수 있다.

제9도 내지 제15도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 금속패턴을 구비한 반도체장치의 제조방법의 다른 실시예를 나타낸 공정순서도이다.

제9도 내지 제12도는 상기 제5도 내지 제8도의 공정과 각각 동일하다.

제13도는 제2층간절연막(14), 제3콘택트 홀(CH3), 및 제4콘택트 홀(CH4)의 형성공정을 도시한 것으로, 먼저 상기 제12도의 제1포토레지스트 패턴을 제거한 후 결과물 전면에 소정두께의 절연물질을 침적하여 제2층간절연막(14)을 형성하고, 상기 제2층간절연막(14) 위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 상기 제1배선층(12') 및 제1금속패턴(12")의 각각의 소정부분을 노출시키기 위한 포토레지스트 패턴을 형성한다. 계속해서, 상기 포토레지스트 패턴을 적용하여 상기 제2층간절연막을 식각함으로써 상기 제1배선층(12')의 소정부분을 노출시키는 제3콘택트 홀(CH3), 및 상기 제1금속패턴(12")의 소정부분을 노출시키는 제4콘택트 홀(CH4)을 각각 형성한다.

제14도는 제2금속층(16), 및 제2포토레지스트 패턴(PR2)의 형성공정을 도시한 것으로, 먼저 상기 제3콘택트 홀 및 제4콘택트 홀을 형성하기 위한 포토레지스트 패턴을 제거한 후 결과를 전면에 상기 제1배선층(12') 및 제1금속패턴(12")과 연결되는 제2금속층(16) 예컨대 알루미늄을 소정두께로 형성한 후, 상기 제2금속층(16) 위에 포토레지스트 도포, 마스크노광 및 현상 등의 공정을 거쳐 원하는 크기의 제2배선층 및 상기 제1금속패턴(12")과 연결되는 별도의 제2금속패턴을 패터닝할 수 있는 제2포토레지스트 패턴(PR2)을 형성한다.

제15는 패터닝공정을 도시한 것으로, 상기 제2포토레지스트 패턴(PR2)을 적용하여 상기 제2금속층을 플라즈마 식각공정을 이용하여 패터닝함으로써, 상기 제1배선층(12')과 연결되는 제2배선층(16'), 및 상기 제1금속패턴(12")과 연결되는 별도의 제2금속패턴(16")을 형성한다. 이때 상기 플라즈마 식각공정시에 발생되는 플라즈마화된 가스에 의한 정전하를 상기 제2금속패턴(16")과 연결된 제1금속패턴(12")을 통하여 반도체기판(100)으로 방전시키게 됨으로써(상기 제14도에 도시된 바와 같은 전하방전통로를 통하여), 상기 정전하의 영향을 받지 않는 소자를 얻을 수 있다.

본 발명은 상술한 두가지 실시예에만 적용되는 것이 아니라, 본 발명의 기술적사상을 벗어나지 않는 범위내에서 여러가지의 응용도 가능함은 물론이다. 또한, 본 발명의 금속패턴의 구조를 칩 여백이 되는 부분에 가능한한 많이 구성하게 되면, 많은 양의 전하를 방전할 수 있고, 특히 칩과 칩 사이의 스크라이브 라인(scribe line)내에도 만들 수 있다. 즉, 실제의 칩이 아닌 스크라이브 라인내 여유면적에(스크라이브 라인의 폭이 대개 ~100㎛ 이상임) 불순물주입영역을 형성하고, 상기 불순물주입영역과 연결되는 금속패턴을 형성하여 줄 수 있다.

이상과 같이 본 발명은 금속층을 플라즈마 식각공정으로 패터닝할 때 발생되던 전하를 별도의 금속패턴을 사용하여 반도체기판으로 방전시킴으로써, 소자의 특성을 향상시킬 수 있다. 즉, 지금까지는 상기 플라즈마 식각공정에 따른 문제점의 개선책으로 식각공정의 저전압화, 압력 및 사용 가스의 조절 등의 공정개선을 통하여 제조공정 진행중의 문제점을 해결하고자 하였다.그러나, 본 발명에 의하면 기존 장비 및 기존 제조공정을 그대로 이용하고, 특히 기존방법의 장점을 그대로 유지하면서, 차아지-업 현상을 배제한 반도체장치를 제조할 수 있다. 따라서, 신규투자 및 공정개량을 위한 공정개발 등의 부담을 줄일 수 있다. 또한, 종래 공정개선을 통한 문제점 개선방안에서는 상기 플라즈마 식각공정중에 발생한 문제점을 최소화할 수는 있어도 완전히 제거할 수는 없었는데, 본 발명에서는 상기 플라즈마 식각공정에서 발생된 전하를 방전시키기 위한 별도의 금속패턴을 구비함으로써, 종래의 문제점을 완전히 제거할 수 있는 장점이 있다.

Claims (11)

1. 소정의 결과물들이 형성된 제1도전형의 반도체기판상에 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 구비한 반도체장치에 있어서, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 상기 금속층과 재질이 동일한 금속패턴이 형성되되, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판의 표면에 형성된 제1도전형의 불순물주입영역과 연결되도록 형성된 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 금속층 및 금속패턴이 2층이상의 다층구조인 것을 특징으로 하는 반도체장치.
3. 제1항 또는 제2항에 있어서, 상기 금속층은 알루미늄막인 것을 특징으로 하는 반도체장치.
4. 제1도전형의 반도체기판상에 소정의 결과물들을 형성하는 공정과, 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 형성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판의 표면에 제1도전형의 불순물주입영역을 형성하는 공정 ; 및 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 상기 금속층과 재질이 동일한 금속패턴을 형성하되, 상기 제1도전형의 불순물주입영역과 연결되도록 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
5. 제4항에 있어서, 상기 금속층 및 금속패턴은 2층이상의 다층구조로 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
6. 제4항 또는 제5항에 있어서, 상기 금속층은 알루미늄막인 것을 특징으로 하는 반도체장치의 제조방법.
7. 제1도전형의 반도체기판상에 트랜지스터를 형성하는 공정 ; 상기 트랜지스터를 덮도록 제1층간절연막을 형성하는 공정 ; 상기 트랜지스터의 게이트전극이 노출됨과 동시에, 상기 트랜지스터들이 형성되지 않는 반도체기판의 소정부분이 노출되도록 상기 제1층간절연막을 식각함으로써, 상기 게이트전극을 노출시키는 제1콘택트 홀 및 상기 반도체기판의 소정부분을 노출시키는제2콘택트 홀을 형성하는 공정 ; 상기 제1콘택트 홀 부위를 소정의 제1마스크패턴으로 덮고, 결과물 전면에 제1도전형의 불순물을 주입함으로써, 상기 제2콘택트 홀을 통하여 반도체기판 표면에 제1도전형의 불순물주입영역을 형성하는 공정 ; 상기 제1콘택트 홀을 덮은 제1마스크패턴을 제거한 후 결과물 전면에 제1금속층을 형성하는 공정 ; 및 상기 제1금속층 위에 소정의 제2마스크패턴을 적용하여 상기 제1금속층을 식각함으로써 상기 게이트전극과 연결되는 제1배선층, 및 상기 제1도전형의 불순물주입영역과 연결되는 제1금속패턴을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
8. 제7항에 있어서, 상기 제2마스크패턴을 제거한 후 결과물 전면에 제2층간절연막을 형성하는 공정 ; 상기 제2층간절연막 위에 소정의 제3마스크패턴을 적용하여, 상기 제1배선층이 노출됨과 동시에 상기 제1금속패턴이 노출되도록, 상기 제2층간절연막을 식각함으로써 상기 제1배선층을 노출시키는 제3콘택트 홀 및 상기 제1금속패턴을 노출시키는 제4콘택트 홀을 형성하는 공정 ; 상기 제3마스크패턴을 제거한 후 결과물 전면에 제2금속층을 형성하는 공정 ; 및 상기 제2금속층 위에 소정의 제4마스크패턴을 적용하여 상기 제2금속층을 식각함으로써 상기 제1배선층과 연결되는 제2배선층, 및 상기 제1금속패턴과 연결되는 제2금속패턴을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제7항 또는 제8항에 있어서, 상기 제1,제2,제3 및 제4마스크패턴을 포토레지스트 패턴인 것을 특징으로 하는 반도체장치의 제조방법.
10. 제7항 또는 제8항에 있어서, 상기 제1금속층 및 제2금속층은 알루미늄막인 것을 특징으로 하는 반도체장치의 제조방법.
11. 제7항 또는 제8항에 있어서, 상기 제1금속층 및 제2금속층을 식각하는 공정은 플라즈마 식각공정을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.