KR19980048849A - 반도체소자 제조방법 - Google Patents

Abstract

하나의 칩 내에 메모리소자와 로직소자를 제조하는 방법을 개시하고 있다. 이는, 메모리소자부와 로직소자부로 구분된 반도체 기판 상에 제1 게이트 산화막을 소정 두께로 성장시키고, 상기 결과물 상에 제1 도전층을 형성하고, 상기 제1 도전층 상에 상기 메모리소자부 내의 상기 제1 도전층을 노출시키는 포토레지스트 패턴을 형성한다. 다음, 상기 포토레지스트 패턴을 마스크로 사용하고 노출된 상기 제1 도전층 및 제1 게이트산화막을 식각하여 로직소자부 내에 한정되는 제1 도전층 패턴을 형성하고, 상기 포토레지스트 패턴을 제거한 다음, 노출된 기판 표면에 제2 게이트 산화막을 형성하고, 제2 게이트 산화막이 형성된 결과물 상에 제2 도전층을 형성하고, 제2 도전층이 형성된 상기 결과물에 대한 평탄화공정을 수행하여 평탄화된 도전층을 형성한다. 따라서, 로직소자는 논리회로 소자의 트랜지스터 구동능력을 향상시킬 수 있도록 게이트 산화막 두께를 얇게 형성할 수 있으며, 메모리소자는 게이트산화막의 브레이크다운 특성 및 신뢰성 향상을 위해 두껍게 형성할 수 있다.

Description

반도체소자 제조방법

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 메모리소자와 로직소자를 하나의 칩(chip) 내에 형성하는 방법에 관한 것이다.

반도체 메모리 장치를 이용하는 분야의 급속한 발전에 따라, 고집적소자의 응용분야에서는 프레임 버퍼의 묘화와 데이터의 압축 및 복원을 위한 고성능이 요구되고 있으며, 특히 휴대기기용에서는 소비 전력을 억제하고 제조비용을 감소하여야 할 필요가 생기게 되었다. 이에 따라, 메모리 소자와 로직소자를 하나의 칩에 형성하고자 하는 노력이 진행되고 있다.

일반적으로 로직소자에서는 논리회로 소자의 트랜지스터 구동 능력을 향상시키기 위해 트랜지스터 게이트 산화막의 두께를 낮게 형성하는 반면, 메모리 소자에서는 디자인 규격상 셀 어레이의 트랜지스터에 가하는 전압이 높아 게이트 산화막의 브레이크다운 및 신뢰성 측면에서 트랜지스터 게이트 산화막 두께를 높게 형성하고 있다.

로직소자와 메모리소자를 하나의 칩에 형성하는 경우, 같은 두께의 게이트 산화막을 성장시켜야 하고, 로직 소자의 게이트산화막 두께를 타겟으로 할 경우, 메모리 소자의 워드라인 부스팅과 관련한 회로 디자인을 현재와는 다른 방법으로 해야 하는 등의 어려운 문제점이 많다.

본 발명이 이루고자 하는 기술적 과제는, 메모리 소자와 로직소자의 게이트 산화막 두께를 달리 형성할 수 있는 반도체소자 제조방법을 제공하는 것이다.

도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도들이다.

상기 과제를 달성하기 위하여 본 발명은, 메모리소자부와 로직소자부로 구분된 반도체 기판 상에 제1 게이트 산화막을 소정 두께로 성장시키는 단계; 제1 게이트 산화막이 형성된 상기 결과물 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 상기 메모리소자부 내의 상기 제1 도전층을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 사용하고 노출된 상기 제1 도전층 및 제1 게이트산화막을 식각하여 로직소자부 내에 한정되는 제1 도전층 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 제1 도전층 패턴을 마스크로 사용하고 상기 노출된 기판 표면에 제2 게이트 산화막을 형성하는 단계; 제2 게이트 산화막이 형성된 결과물 상에 제2 도전층을 형성하는 단계; 및 제2 도전층이 형성된 상기 결과물에 대한 평탄화공정을 수행하여 평탄화된 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.

따라서, 로직소자는 논리회로 소자의 트랜지스터 구동능력을 향상시킬 수 있도록 게이트 산화막 두께를 얇게 형성할 수 있으며, 메모리소자는 게이트산화막의 브레이크다운 특성 및 신뢰성 향상을 위해 두껍게 형성할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하고자 한다.

도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체소자 제조방법을 설명하기 위해 도시한 단면도들이다.

도 1은 제1 게이트 산화막(5)을 형성하는 단계를 도시한 것으로서, 이는 메모리소자부와 로직소자부로 구분된 반도체 기판(1) 상에, 소자분리영역과 활성영역을 한정하는 필드산화막(3)을 형성하는 공정, 필드산화막(3)이 형성된 상기 결과물 상에 제1 게이트 산화막(5)을 소정 두께로 성장시키는 공정으로 이루어진다.

도 2는 제1 도전층 패턴(7)을 형성하는 단계를 도시한 것으로서, 이는 제1 게이트 산화막(5)이 형성된 상기 결과물 전면에, 도전물 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제1 도전층을 형성하는 공정, 상기 제1 도전층 상에 포토레지스트를 도포하는 공정, 상기 포토레지스트층을 패터닝하여 상기 메모리소자부 내의 상기 제1 도전층을 노출시키는 포토레지스트 패턴(도시되지 않음)을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로 사용하고 노출된 상기 제1 도전층 및 제1 게이트산화막(5)을 패터닝하여 로직소자부 내에 한정되는 제1 도전층 패턴(7)을 형성하는 공정, 상기 포토레지스트 패턴을 제거하는 공정으로 이루어진다.

도 3은 제2 게이트 산화막(5') 및 제2 도전층(9)을 형성하는 단계를 도시한 것으로서, 이는 제1 도전층 패턴(7)을 마스크로 사용하고 상기 노출된 기판 표면, 즉 메모리소자부 기판 표면에 제2 게이트 산화막(5')을 형성하는 공정, 제2 게이트 산화막(5')이 형성된 결과물 전면에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 제2 도전층(9)을 형성하는 공정으로 이루어진다.

이때, 상기 제2 게이트 산화막(5')은 제1 게이트 산화막(5)보다 두껍게 형성하는 것이 바람직하다.

도 4는 게이트 전극 형성을 위해 상기 제1 및 제2 도전층(7 및 9)을 평탄화하는 단계를 도시한 것으로서, 이는 제2 도전층(9)이 형성된 상기 결과물에 대한 평탄화공정, 예컨대 화학-기계적 연마공정을 수행하여 평탄화된 도전층(11)을 형성하는 공정으로 이루어진다.

이후, 도시되지는 않았지만, 상기 평탄화된 도전층(11)을 통상의 방법으로 패터닝하여 게이트 전극을 형성한다.

상술한 바와 같이 본 발명에 따르면, 하나의 칩 내에 메모리소자와 로직소자를 제조하는 경우, 각 소자의 특성을 최대한 활용할 수 있도록 게이트 산화막 두께를 달리 형성한다. 즉, 로직소자는 논리회로 소자의 트랜지스터 구동능력을 향상시킬 수 있도록 게이트 산화막 두께를 얇게 형성할 수 있으며, 메모리소자는 게이트산화막의 브레이크다운 특성 및 신뢰성 향상을 위해 두껍게 형성할 수 있다.

Claims (1)

1. 메모리소자부와 로직소자부로 구분된 반도체 기판 상에 제1 게이트 산화막을 소정 두께로 성장시키는 단계;

   제1 게이트 산화막이 형성된 상기 결과물 상에 제1 도전층을 형성하는 단계;

   상기 제1 도전층 상에 상기 메모리소자부 내의 상기 제1 도전층을 노출시키는 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로 사용하고 노출된 상기 제1 도전층 및 제1 게이트산화막을 식각하여 로직소자부 내에 한정되는 제1 도전층 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 제거하는 단계;

   상기 제1 도전층 패턴을 마스크로 사용하고 상기 노출된 기판 표면에 제2 게이트 산화막을 형성하는 단계;

   제2 게이트 산화막이 형성된 결과물 상에 제2 도전층을 형성하는 단계; 및

   제2 도전층이 형성된 상기 결과물에 대한 평탄화공정을 수행하여 평탄화된 도전층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체소자 제조방법.