KR950025993A - 반도체 소자의 전하저장전극 형성 방법 - Google Patents

Abstract

본 발명은 절연막 스페이서를 형성하고 이 절연막 스페이서를 폴리실리콘막의 식각장벽용으로 사용하여 폴리실리콘막을 소정의 타겟으로 식각하는 공정을 반복함으로써 전하저장전극의 표면적을 최대한 크게하는 반도체 소자의 전하저장전극 형성 방법에 관한 것으로, 고집적화 반도체 기억소자의 캐패시터 용량을 확보 하는 것은 물론 전하저장전극의 단차를 높이지 않아도 되기 때문에 공정을 단순화시켜 소자의 수율을 향상시키는 효과가 있다.

Description

반도체 소자의 전하저장전극 형성 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 내지 제1H도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정도

Claims (2)

1. 반도체 소자의 전하저장전극 형성 방법에 있어서, 트랜지스터 구조를 갖는 웨이퍼상에 평탄화 제1절연막(8)을 형성하는 제1단계 ; 상기 제1절연막(8)보다 상대적으로 습식식가기선택비가 우수한 제2절연막(9)을 상기 제1절연막(8)상에 형상하는 제2단계 ; 상기 제2 및 제1절연막(9, 8)의 소정부위를 식각하여 반도체 기판의 예정된 부위(6)에 제1폴리실리콘막(10)을 콘택시키는 제3단계 ; 음감광막을 도포하고 캐패시터 마스크를 이용 노광 및 형상하여 제1감광막 패턴(11)을 형성하는 제4단계 ; 상기 제1감광막 패턴(11)을 식각장벽으로 하여 상기 제1폴리실리콘막(10)을 적당한 타겟으로 일부 식각하고 제1감광막 패턴(11)을 제거하는 제5단계 ; 웨이퍼 전체구조 상부에 제3절연막을 증착하고 다시 전면식각하여 제3절연막 스페이서(12)를 형성하는 제6단계 ; 상기 제3절연막 스페이서(12)를 식각장벽으로 하여 폴리실리콘막(10)을 적당한 타겟으로 일부 식각하는 제7단계 ; 웨이퍼 전체구조 상부에 제4절연막을 증착하고 전면식각으로 에치백(etch back)하여 제4절연막 스페이서(14)를 형성하는 제8단계 ; 웨이퍼 전체구조 상부에 양감광막을 도포하고 상기 제4단계에서 사용하였던 캐패시터 마스크를 이용 노광 및 현상하여 제2감광막 패턴(15)을 형성하는 제9단계 ; 상기 감광막 패턴(15)을 식각장벽으로 하여 폴리실리콘막(10)을 식각하고 감광막 패턴(15)을 제거하는 제10단계 ; 및 상기 제4 및 제3절연막 스페이서(14, 12)와 제2절연막(9)을 제거하는 제11단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.
2. 제1항에 있어서, 상기 제8단계 이전에 제6단계 및 제7단계를 연속적으로 다수번 반복하는 것을 특징으로 하는 반도체 소자의 전하저장전극 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.