KR960002825A - 반도체 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 층간절연막상에 폴리실리콘층을 형성한 후 전하저장전극 콘택 마스크보다 넓은 마스크를 사용하여 폴리실리콘층을 패턴화한 다음, 제1유전체막을 형성하고, 이후 소오스 영역에 접속되는 전하저장전극을 형성한 다음 제1유전체막과 연결되는 제2유전체막을 형성하고, 상기 패턴화된 폴리실리콘층과 연결되는 플레이트 전극을 형성하여 캐패시터를 제조하므로써, 제한된 캐패시터의 면적하에서 패턴화된 폴리실리콘층의 면적만큼 유효면적이 증가되어 캐패시터의 정전용량(capaitance)을 증대시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 내지 제1F도 본 발명에 의한 반도체 소자의 캐패시터를 제조하는 단계를 도시한 소자의 단면도.

Claims (1)

1. 정전용량을 증대시키기 위한 반도체 소자의 캐패시터 제조방법에 있어서, 소정의 실리콘 기판(1)상에 트랜지스터, 절연막, 비트라인 및 층간절연막이 형성된 상태에서, 제1폴리실리콘층(10)을 형성하는 단계와, 상기 단계로부터 전하저장전극 콘택 마스크보다 넓은 마스크를 적용하여 상기 제1폴리실리콘층(10)을 패턴화하고, 상기 패턴화된 제1폴리실리콘층(10)을 포함한 전체구조 상부에 제1유전체막(11) 및 제2폴리실리콘층(12)을 순차적으로 형성하는 단계와, 상기 단계로부터 전하저장전극 마스크를 사용하여 소오스 영역(4A)에 연통되는 콘택홀(13)을 형성한 후, 상기 콘택홀(13)을 포함한 전체구조 상부에 제3폴리실리콘층(14)을 형성하는 단계와, 상기 단계로부터 전하저장전극 마스크를 사용하여 상기 제3폴리실리콘츤(14), 제2폴리실리콘층(12) 및 제1유전체막(11)을 순차적으로 식각하여 전하저장전극(15)을 형성하는 단계와, 상기 단계로부터 제1유전체막 (11)과 연결되는 제2유전체막(16)을 전체구조 상부에 형성하고, 그 상부에 제4폴리실리콘층(17)을 형성하는단계와, 상기 단계로부터 상기 전하저장전극(15)의 영역보다 넓은 마스크를 적용하여 노출부위의 제4폴리실리콘충(17), 제2유전체막(16)및 제1폴리실리콘층(10)을 순차적으로 식각하는 단계와, 상기 단계로부터 상기 제1폴리실리콘층(10)과 제4폴리실리콘층(17)이 연결되도록 전체구조 상부에 제5폴리실리콘층(18)을 형성한 후 주변 캐패시터와 절연시키기 위해 캐패시터 마스크를 사용하여 노출부위의 제5폴리실리콘층(18)을 식각하여 제1,4 및 5폴리실리콘층(10,17 및 18)로된 플레이트 전극(19)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임