KR950007076A - 반도체 장치의 메모리 셀 제조방법 및 구조 - Google Patents

Abstract

본 발명은 반도체 장치의 메모리 셀 제조방법 및 구조에 관한 것으로서, 특히 반도체 기판에 트렌치(Trench)를 형성한 후 상기 트렌치에 캐패시터를 적층형으로 형성하여 캐패시터의 용량을 증대시키고, 고집적화에 적당하도록 한 반도체 장치의 메모리 셀 제조방법및 구조에 관한 것이다.

이를 위하여 반도체 기판에 트렌치를 형성하고, 상기 트렌치 내부에 적층구조의 패패시터를 만든 다음 상기 캐패시터 전극과 트랜지스터를 서로 연결시키는 구조의 메모리 셀을 제조함으로써 캐패시터의 용량증대를 기대할 수 있으며, 게이트 제조공정 이후의 단차가 심하지 않게 되어 평탄화 및 배선 공정에 유리할 뿐만 아니라, 트랜지스터가 박막으로 제조됨에 따라 집적도를 향상 시킬 수 있어 반도체 장치의 신뢰성을 높일 수 있는 것이다.

Description

반도체 장치의 메모리 셀 제조방법 및 구조

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 종래 반도체 장치의 메모리 셀 제조공정 및 구조도.

Claims (3)

1. 반도체 장치의 메모리 셀 제조방법에 있어서, 반도체 기판(21)위에 감광막을 도포 및 사진 식각공정으로 캐패시터가 형성될 영역을 정의한 후 반도체 기판(21)을 식각하여 소정깊이의 트렌치를 형성하는 단계와, 상기 반도체 기판(21)위에 이 후 형성될 캐패시터와 절연 시키기 위해 제1절연막(22)을 형성하는 단계와, 상기 제1절연막(22)위에 제1전극(23), 유전체막(24), 제2전극(25)을 차례로 중착 및 에치하여 내부에 적층형의 캐패시터를 형성하는 단계와, 상기 캐패시터의 제2전극(25)과 절연을 위해 전면에 제2절연막(26)을 증착 및 에치백하여 소정 두께만을 잔여시킨 다음 단결정 실리콘(27)을 증착하는 단계와, 상기 단결정 실리콘(27)위에 필드 격리막(28)과 게이트, 소스(S)/드레인(D)의 트랜지스터를 형성하고, 상기 게이트 측벽에 사이드 월(32)을 형성시킨 다음 전면에 제2층간 절연막(33)을 형성시키는 단계와, 감광막을 사용하여 트랜지스터와 캐패시터의 제2전극(25)과 연결된 부분을 정의하고, 상기 감광막을 마스크로서 단결정 실리콘(27)과 제2절연막(26)을 에치하여 콘택홀(34)을 형성하는 단계와, 전면에 도핑된 플리실리콘을 증착 및 에치백하여 콘택홀(34)에 폴리실리콘 플러그의 반도체층(35)을 형성시키는 단계와, 상기 반도체층(35)의 절연을 위해 전면에 제3층간 절연막(36)을 소정 두께로 형성하는 단계를 포함하여서 되는 반도체 장치의 메모리 셀 제조 방법.
2. 제1항에 있어서, 상기 반도체층(35)과 캐패시터의 제2전극(25)이 서로 연결 되도록 한 것을 특징으로 하는 반도체 장치의 메모리 셀 제조방법.
3. 반도체 장치의 메모리 셀 구조에 있어서, 반도체 기판(21)에 형성된 소정 깊이의 트렌치와, 상기 반도체기판(21) 및 트렌치 내부에 형성되어 이 후 형성될 캐패시터와 반도체 기판(21)간에 절연 시키기 위한 제1절연막(22)과, 상기 트렌치 내부에 제1전극(23), 유전체막(24), 제2전극(25)이 차례로 증착된 적층형의 캐패시터와, 상기 캐패시터의 제2전극(25)위에 절연을 위해 형성되는 제2절연막(26)과, 상기 제2절연막(26)위에 소정 두께로 증착되어 트랜지스터가 형성되는 단결정실리콘(27)과, 상기 단결정 실리콘(27)에 형성된 트랜지스터 및 캐피시터의 제2전극(25)과의 연결을 위해 단결정 실리콘(27) 및 제2절연막(26)의 콘택홀에 형성된 반도체층(35)을 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 메모리 셀 구조.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.