KR100290787B1 - 반도체 메모리 소자의 제조방법 - Google Patents

반도체 메모리 소자의 제조방법 Download PDF

Info

Publication number
KR100290787B1
KR100290787B1 KR1019980058927A KR19980058927A KR100290787B1 KR 100290787 B1 KR100290787 B1 KR 100290787B1 KR 1019980058927 A KR1019980058927 A KR 1019980058927A KR 19980058927 A KR19980058927 A KR 19980058927A KR 100290787 B1 KR100290787 B1 KR 100290787B1
Authority
KR
South Korea
Prior art keywords
region
layer
forming
silicon substrate
insulating layer
Prior art date
Application number
KR1019980058927A
Other languages
English (en)
Other versions
KR20000042676A (ko
Inventor
이종욱
조규석
Original Assignee
박종섭
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 현대전자산업주식회사 filed Critical 박종섭
Priority to KR1019980058927A priority Critical patent/KR100290787B1/ko
Priority to JP36162399A priority patent/JP3650807B2/ja
Priority to US09/471,076 priority patent/US6320227B1/en
Publication of KR20000042676A publication Critical patent/KR20000042676A/ko
Application granted granted Critical
Publication of KR100290787B1 publication Critical patent/KR100290787B1/ko
Priority to US09/964,420 priority patent/US6429074B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor

Abstract

본 발명은 셀 영역과 주변회로 영역간의 단차를 감소시키고, 트랜지스터의 특성을 향상시키기 위한 반도체 메모리 소자의 제조방법에 관한 것이다. 본 발명의 반도체 메모리 소자의 제조방법은, 셀 영역 및 주변회로 영역을 갖는 제1실리콘 기판을 제공하는 단계; 상기 제1실리콘 기판의 셀 영역 및 주변회로 영역에 서로 다른 두께로 필드산화막들을 형성하는 단계; 상기 필드산화막들을 포함한 제1실리콘 기판 상에 제1절연층을 형성하고, 상기 제1절연층 내에 셀 영역 및 주변회로 영역의 제1실리콘 기판 부분을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 제1절연층 상에 상기 콘택홀들을 매립시키는 제1다결정 실리콘층을 형성하는 단계; 상기 제1다결정 실리콘층 상에 유전체층 및 제2다결정 실리콘층을 순차적으로 형성하여 셀 영역에 캐패시터를 형성하는 단계; 상기 제2다결정 실리콘층 상에 제2절연층을 형성하고, 상기 제2절연층 상에 벌크 실리콘으로 이루어지는 제2실리콘 기판을 본딩시키는 단계; 상기 필드산화막들이 노출될 때까지, 상기 제1실리콘 기판의 후면을 연마하는 단계; 셀 영역 및 주변회로 영역에 잔류된 제1실리콘 기판에 게이트 전극과 소오스/드레인 영역으로 구성되는 트랜지스터를 각각 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리 소자의 제조방법
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 상세하게는, 셀 영역과 주변회로 영역간의 단차를 감소시키고, 트랜지스터의 특성을 향상시키기 위한 반도체 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 고속화 및 저전력화에 대한 요구가 증가함에 따라, 이에 대한 다각적인 연구가 소자 및 회로 측면에서 진행되고 있다. 그런데, 소자 측면에서는 벌크 실리콘으로 이루어진 실리콘 웨이퍼를 이용하는 통상의 집적 기술로는 고속화 및 저전력화의 반도체 메모리 소자를 얻는데, 그 한계가 있다.
이에 따라, 반도체 메모리 소자의 고속화 및 저전력화를 달성하기 위한 하나의 방법으로서, 낮은 접합 용량 및 큰 드레인 전류 특성을 갖는 실리콘 온 인슐레이터(Silicon On Insulator : 이하, SOI) 소자가 주목되고 있다. 여기서, SOI 소자는 전체를 지지하는 하부 실리콘층과 소자가 형성되는 상부 실리콘층 사이에 매몰산화막이 개재된 구조를 갖는 SOI 웨이퍼에 공지된 반도체 집적 기술로 메모리 소자를 집적시켜 제작한 것이다.
그러나, SOI 소자는 상기한 바와 같은 장점들을 갖고 있음에도 불구하고, 범용적으로 사용되고 있지 못하고 있는데, 이것은, 트랜지스터와 같은 소자가 형성되는 SOI 웨이퍼의 상부 실리콘층이 매몰산화막에 의해 하부 실리콘층과 완전히 분리되어 있는 것에 기인하여, 플로팅(Floating) 효과에 의해 드레인 전류의 피크(peak)가 순간적으로 튀게 되는 킹크(Kink)와 같은 현상이 발생됨으로써, 회로 측면에서는 바람직하지 못하기 때문이다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라, 셀 영역 및 주변회로 영역에 형성되는 트랜지스터의 게이트 길이는 점점 작아지고 있으며, 이에 따라, 고집적 반도체 메모리 소자에서 만족할만한 캐패시터 용량을 얻기 위해서 캐패시터의 높이를 증가시키고 있다. 즉, 캐패시터의 용량은 일반적으로 스토리지 전극 및 플레이트 전극으로 불리우는 캐패시터 전극들간의 거리에 반비례하고, 캐피시터 전극의 면적 및 유전체의 유전상수에 비례하게 되는데, 게이트 전극의 폭이 짧아진다는 것은 캐패시터 전극의 면적 감소를 수반하기 때문에, 이를 보상하기 위해서는 캐패시터 전극의 높이를 증가시켜야만 한다.
그런데, 캐패시터의 높이를 증가시킬 경우에는 셀 지역과 주변회로 지역간의 단차가 증가되는 결과를 초래하기 때문에, 후 속의 금속배선 공정에서 주변회로 영역에 콘택홀을 형성하기가 매우 어려운 문제점이 있다.
이에 따라, SOI 소자에 있어서의 플로팅 효과에 기인된 문제와, 메모리 소자의 축소에 따른 단차의 증가에 기인된 문제 등에 대한 해결은 고속화 및 저전력화 반도체 메모리 소자를 얻는데, 매우 중요한 과제이다.
따라서, 본 발명의 목적은, 반도체 메모리 소자의 고속화 및 저전력화를 달성할 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 제1실리콘 기판 1a : 셀 영역의 제1실리콘 기판
1b : 주변회로 영역의 제1실리콘 기판 2a,2b : 필드산화막
3 : 제1절연층 4 : 콘택홀
5 : 제1다결정 실리콘층 6 : 유전체층
7 : 제2다결정 실리콘층 8 : 제2절연층
9 : 제2실리콘 기판 11,21 : 게이트 산화막
12,22 : 게이트 전극 13,23 : 소오스 영역
14,24 : 드레인 영역 15 : 트랜치형 소자분리막
16 : 웰 영역 20 : 제1트랜지스터
26 : 콘택층 30 : 제2트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 제조방법은, 셀 영역 및 주변회로 영역을 갖는 제1실리콘 기판을 제공하는 단계; 상기 제1실리콘 기판의 셀 영역 및 주변회로 영역에 서로 다른 두께로 필드산화막들을 형성하는 단계; 상기 필드산화막들을 포함한 제1실리콘 기판 상에 제1절연층을 형성하고, 상기 제1절연층 내에 셀 영역 및 주변회로 영역의 제1실리콘 기판 부분을 각각 노출시키는 콘택홀들을 형성하는 단계; 상기 제1절연층 상에 상기 콘택홀들을 매립시키는 제1다결정 실리콘층을 형성하는 단계; 상기 제1다결정 실리콘층 상에 유전체층 및 제2다결정 실리콘층을 순차적으로 형성하여 셀 영역에 캐패시터를 형성하는 단계; 상기 제2다결정 실리콘층 상에 제2절연층을 형성하고, 상기 제2절연층 상에 벌크 실리콘으로 이루어지는 제2실리콘 기판을 본딩시키는 단계; 상기 필드산화막들이 노출될 때까지, 상기 제1실리콘 기판의 후면을 연마하는 단계; 셀 영역 및 주변회로 영역에 잔류된 제1실리콘 기판에 게이트 전극과 소오스/드레인 영역으로 구성되는 트랜지스터를 각각 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 실리콘 기판 상에 캐패시터를 형성한 상태에서, 본딩 기술을 이용하여 SOI 웨이퍼를 제작하고, 이어서, 셀 영역 및 주변회로 영역에 트랜지스터를 형성함으로써, 셀 영역과 주변회로 영역간의 단차를 감소시킬 수 있고, 아울러, 주변회로 영역에서 플로팅 효과에 기인된 결함이 발생되지 않는 SOI 소자를 제작할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 SOI 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 공지된 국부 산화 공정을 수행하여 벌크 실리콘으로 이루어진 제1실리콘 기판(1)의 일측 표면에 필드산화막(2a, 2b)을 형성한다. 이때, 필드산화막(2a, 2b)은 셀 영역 및 주변회로 영역 모두에 형성하며, 특히, 셀 영역과 주변회로 영역에서 상이한 두께를 갖도록 형성하되, 셀 영역에 형성하는 필드산화막(2a)이 주변회로 영역에 형성하는 필드산화막(2b) 보다는 두껍게 되도록 형성한다. 또한, 필드산화막(2a, 2b)은 이후에 소자가 형성될 실리콘층의 두께를 한정하게 되기 때문에, 상기 필드산화막(2a, 2b)의 두께는 셀 영역 및 주변회로 영역에서 요구되는 실리콘층의 두께, 예컨데, 셀 영역에서는 200㎚, 주변회로 영역에서는 100㎚ 정도를 얻을 수 있도록, 상기 두께의 두배에 해당하는 두께로 각각 형성한다.
도 1b를 참조하면, 필드산화막들(2a, 2b)이 형성된 제1실리콘 기판(1)의 일측 표면 상에 제1절연층(3)을 형성한다. 여기서, 제1절연층(3)은 후속에서 제작될 SOI 웨이퍼에서 매몰산화막으로서의 기능을 하게 된다.
도 1c를 참조하면, 공지된 사진식각 공정을 수행하여 제1절연층(3)에 제1실리콘 기판(1)을 소정 부분을 노출시키는 제1 및 제2콘택홀들(4a, 4b)을 형성한다. 여기서, 콘택홀(4a, 4b)은 셀 영역 및 주변회로 영역 모두에 형성하며, 이때, 셀 영역에 형성된 콘택홀(4a)은 캐패시터 전극을 형성하기 위하여 형성한 것이고, 주변회로 영역에 형성된 콘택홀(4b)은 SOI 소자에서 트랜지스터 형성되는 실리콘층과 콘택시키기 위하여 형성한 것이다.
도 1d를 참조하면, 화학기상증착법으로 콘택홀들(4a, 4b)을 포함한 제1절연층(3) 상에 도핑된 제1다결정 실리콘층(5)을 형성하고, 이어서, 제1다결정 실리콘층(5) 상에 유전체층(6) 및 도핑된 제2다결정 실리콘층(7)을 순차적으로 형성하여, 셀 영역에 캐패시터(이하, 셀 캐패시터라 칭함)를 형성한다. 여기서, 유전체층(6) 및 제2다결정 실리콘층(7)은 셀 영역에서는 셀 캐패시터 용량이 증가될 수 있도록 제1다결정 실리콘층(5)을 감싸는 형태로 형성하고, 주변회로 영역에서는 단지 셀 영역과의 단차를 최소화시키기 위하여 제1다결정 실리콘층(5) 상에만 형성한다.
도 1e를 참조하면, 제1실리콘 기판(1)의 타측 표면에 제2절연층(8)을 형성하고, 공지된 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 수행하여 상기 제2절연층(8)을 평탄화시킨다. 여기서, 제2절연층(8)은 BPSG, PSG 또는 USG 등의 막으로 형성하며, 통상의 증착법, 예컨데, LPCVD, PECVD, 및 APCVD 등의 증착법으로 형성한다.
도 1f를 참조하면, 표면 평탄화가 이루어진 제2절연층(8)에 벌크 실리콘으로 이루어진 제2실리콘 기판(9)을 본딩시켜 SOI 웨이퍼를 제작한다.
여기서, 도 1f와 이후에 설명될 도 1g 및 1h는 도 1e까지의 도면을 180°회전시켜 도시한 것이다.
도 1g를 참조하면, CMP 공정을 이용하여 필드산화막(2a, 2b)이 노출될 때까지, 제1실리콘 기판(1)의 타측 표면을 연마한다. 이때, 도시된 바와 같이, 셀 영역에 형성된 필드산화막(2a)이 주변회로 영역에 형성된 필드산화막(2b) 보다 더 두꺼운 것에 기인하여, 셀 영역에 잔류된 제1실리콘 기판(이하, 제1실리콘층이라 칭함 : 1a)이 주변회로 영역에 잔류된 제1실리콘 기판(이하, 제2실리콘층이라 칭함 : 1b)) 보다 더 두껍다.
도 1h를 참조하면, 공지된 공정을 수행하여 셀 영역의 제1실리콘층(1a)과 주변회로 영역의 제2실리콘층(1b)에 각각 제1 및 제2트랜지스터들(20, 30)을 형성한다.
여기서, 셀 영역의 제1트랜지스터(20)를 형성하기 위해서는, 우선, 제1실리콘층(1a) 상에 공지된 방법으로 게이트 산화막(11)의 개재하에 게이트 전극(12)을 형성하고, 그런 다음, 이온주입 공정을 통해 상기 게이트 전극(12) 양측의 상기 제1실리콘층(1a) 내에 소오스 영역(13)과 드레인 영역(14)을 각각 형성한다. 이때, 소오스 영역(13) 및 드레인 영역(14)은 제1실리콘층(1a)의 하부층인 제1절연층(3)과 접하도록 형성하며, 아울러, 소오스 영역(13)은 캐패시터 전극인 제1다결정 실리콘층(5)과 접하도록 형성한다.
이어서, 소오스 영역(13) 및 드레인 영역(14) 외측의 상기 제1실리콘층(1a) 내에 트랜치형 소자분리막(15)을 각각 형성하고, 상기 트랜치형 소자분리막(15) 외측의 상기 제1실리콘층(1a) 내에 웰 영역(16)을 각각 형성한다. 이때, 트랜치형 소자분리막(15)은 소오스 영역(13) 및 드레인 영역(14)과는 각각 접하도록 형성하지만, 제1절연층(3)과는 접하지 않도록 형성한다. 또한, 웰 영역(16)은 P+형으로 도핑하여 형성하며, 트랜치형 소자분리막(15) 및 제1절연층(3)과 접하지 않는 깊이로 형성한다.
주변회로 영역의 제2트랜지스터(30)를 형성하기 위해서는, 우선, 제2실리콘층(1b) 상에 공지된 방법으로 게이트 산화막(21)의 개재하에 게이트 전극(22)을 형성하고, 이어서, 게이트 전극(22) 양측의 제2실리콘층(1b) 내에 소오스 영역(23) 및 드레인 영역(24)을 형성한다. 이때, 소오스 영역(23) 및 드레인 영역(24)은 각각 제1절연층(23)과 접하도록 형성하며, 특히, 소오스 영역(23)과 드레인 영역(24) 사이에 유기되는 채널 영역이 제1다결정 실리콘층(5)과 접하도록 형성한다.
또한, 도시된 바와 같이, 주변회로 영역에 배치된 제1절연층(3)의 가장자리 부분에는 플로팅 효과에 의한 드레인 전류의 킹크(Kink) 현상을 방지하기 위하여, 제2트랜지스터(30)와 이격되고, 제1다결정 실리콘층(5)과 접하는 도전 물질로된 콘택층(26)을 더 형성한다.
상기와 같은 구조를 갖는 셀 영역 및 주변회로 영역에 형성된 트랜지스터의 특성은 다음과 같다.
셀 영역에 형성된 제1트랜지스터(20)의 경우, 그의 구동시에 웰 영역(16)을 통해 제1트랜지스터(20)가 형성된 제1실리콘층(1a)의 전위를 조절할 수 있기 때문에, SOI 웨이퍼에 트랜지스터를 형성함에도 불구하고, 플로팅 효과는 발생되지 않는다.
주변회로 영역에 형성된 제2트랜지스터(30)의 경우, 콘택층(26)을 외부의 접지단과 연결시키게 되면, 주변회로 영역의 제2트랜지스터(30)가 구동될 때, 충돌 이온화(Impact Ionization)에 의해 생성된 정공이 상기 콘택층(26)을 통해 효과적으로 제거되기 때문에, 플로팅 효과로 인한 드레인 전류의 킹크(Kink) 현상은 방지된다.
따라서, 상기와 같은 공정을 통해 반도체 메모리 소자를 제조하는 경우에는 주변회로 영역에 형성된 트랜지스터에서 발생되는 결함을 방지할 수 있다. 또한, 본 발명의 실시예에서는 캐패시터를 형성한 후에 SOI 웨이퍼를 제조하고, 이후, 셀 영역 및 주변회로 영역에 트랜지스터를 형성하기 때문에, 셀 영역과 주변회로 영역간의 단차를 현저히 감소시킬 수 있으며, 이에 따라, 셀 영역과 주변회로 영역간의 단차에 기인된 후속 공정의 어려움을 해결할 수 있게 된다.
이상에서와 같이, 본 발명은 셀 영역과 주변회로 영역간의 단차를 감소시키기 때문에, 금속배선 공정과 같은 후 속 공정을 용이하게 수행할 수 있다.
또한, 플로팅 효과로 인하여 주변회로 영역의 트랜지스터에서 발생되는 드레인 전류의 킹크(Kink) 현상을 방지할 수 있기 때문에, 반도체 메모리 소자의 고속화 및 저전력화를 달성할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (16)

  1. 셀 영역 및 주변회로 영역을 갖는 제1실리콘 기판을 제공하는 단계;
    상기 제1실리콘 기판의 셀 영역 및 주변회로 영역에 서로 다른 두께로 필드산화막들을 형성하는 단계;
    상기 필드산화막들을 포함한 제1실리콘 기판 상에 제1절연층을 형성하고, 상기 제1절연층 내에 셀 영역 및 주변회로 영역의 제1실리콘 기판 부분을 각각 노출시키는 콘택홀들을 형성하는 단계;
    상기 제1절연층 상에 상기 콘택홀들을 매립시키는 제1다결정 실리콘층을 형성하는 단계;
    상기 제1다결정 실리콘층 상에 유전체층 및 제2다결정 실리콘층을 순차적으로 형성하여 셀 영역에 캐패시터를 형성하는 단계;
    상기 제2다결정 실리콘층 상에 제2절연층을 형성하고, 상기 제2절연층 상에 벌크 실리콘으로 이루어지는 제2실리콘 기판을 본딩시키는 단계;
    상기 필드산화막들이 노출될 때까지, 상기 제1실리콘 기판의 후면을 연마하는 단계;
    셀 영역 및 주변회로 영역에 잔류된 제1실리콘 기판에 게이트 전극과 소오스/드레인 영역으로 구성되는 트랜지스터를 각각 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 셀 영역의 필드산화막은 주변회로 영역의 필드산화막 보다 더 두껍게 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 유전체층 및 제2다결정 실리콘층은,
    셀 영역에서는 상기 제1다결정 실리콘층을 감싸는 형태로 형성하고, 주변회로 영역에서는 상기 제1다결정 실리콘층 상에만 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 제2절연층은 BPSG, PSG 또는 USG막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 셀 영역에 트랜지스터를 형성하는 단계는,
    캐패시터 전극용 제1다결정 실리콘층을 포함하는 제1절연층 상에 잔류된 제1실리콘 기판 상에 게이트 산화막의 개재하에 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 제1실리콘 기판 내에 소오스 영역 및 드레인 영역을 형성하는 단계; 상기 소오스 영역 및 드레인 영역 외측 각각의 상기 제1실리콘 기판 내에 트랜치형 소자분리막을 형성하는 단계; 및 상기 트랜치형 소자분리막의 외측의 상기 제1실리콘 기판 내에 웰 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 소오스 영역 및 드레인 영역은 상기 제1절연층과 접하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 소오스 영역은 상기 캐패시터 전극용 제1다결정 실리콘층과 접하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 5 항에 있어서, 상기 트랜치형 소자분리막은 상기 소오스 영역 및 드레인 영역과는 각각 접하면서, 상기 제1절연층과는 이격되게 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제 5 항에 있어서, 상기 웰 영역은 P+형인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 5 항에 있어서, 상기 웰 영역은 상기 트랜치형 소자분리막 및 상기 제1절연층과 이격되게 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 주변회로 영역에 트랜지스터를 형성하는 단계는,
    제1다결정 실리콘층을 포함하는 제1절연층 상에 잔류된 제1실리콘 기판 상에 게이트 산화막의 개재하에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 양측의 상기 제1실리콘 기판 내에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 소오스 영역 및 드레인 영역은 상기 제1절연층과 접하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 소오스 영역과 드레인 영역은 그들 사이에 유기되는 채널 영역이 상기 제1다결정 실리콘층과 접하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 1 항에 있어서, 상기 주변회로 영역의 제1절연층 내에 도전 물질로된 콘택층을 형성하는 단게를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 콘택층은 주변회로 영역에 형성된 트랜지스터의 외측에 그와 이격되게 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 14 항에 있어서, 상기 콘택층은 상기 제1다결정 실리콘층과 접하도록 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
KR1019980058927A 1998-12-26 1998-12-26 반도체 메모리 소자의 제조방법 KR100290787B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019980058927A KR100290787B1 (ko) 1998-12-26 1998-12-26 반도체 메모리 소자의 제조방법
JP36162399A JP3650807B2 (ja) 1998-12-26 1999-12-20 半導体メモリ素子及びその製造方法
US09/471,076 US6320227B1 (en) 1998-12-26 1999-12-22 Semiconductor memory device and method for fabricating the same
US09/964,420 US6429074B2 (en) 1998-12-26 2001-09-28 Semiconductor memory device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980058927A KR100290787B1 (ko) 1998-12-26 1998-12-26 반도체 메모리 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20000042676A KR20000042676A (ko) 2000-07-15
KR100290787B1 true KR100290787B1 (ko) 2001-07-12

Family

ID=19565929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980058927A KR100290787B1 (ko) 1998-12-26 1998-12-26 반도체 메모리 소자의 제조방법

Country Status (3)

Country Link
US (2) US6320227B1 (ko)
JP (1) JP3650807B2 (ko)
KR (1) KR100290787B1 (ko)

Families Citing this family (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법
US6544837B1 (en) * 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
US6830993B1 (en) 2000-03-21 2004-12-14 The Trustees Of Columbia University In The City Of New York Surface planarization of thin silicon films during and after processing by the sequential lateral solidification method
JP3415602B2 (ja) * 2000-06-26 2003-06-09 鹿児島日本電気株式会社 パターン形成方法
CA2389607A1 (en) * 2000-10-10 2002-04-18 The Trustees Of Columbia University Method and apparatus for processing thin metal layers
WO2002042847A1 (en) * 2000-11-27 2002-05-30 The Trustees Of Columbia University In The City Of New York Process and mask projection system for laser crystallization processing of semiconductor film regions on a substrate
US6582827B1 (en) * 2000-11-27 2003-06-24 The Trustees Of Columbia University In The City Of New York Specialized substrates for use in sequential lateral solidification processing
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US7160763B2 (en) * 2001-08-27 2007-01-09 The Trustees Of Columbia University In The City Of New York Polycrystalline TFT uniformity through microstructure mis-alignment
US6498057B1 (en) * 2002-03-07 2002-12-24 International Business Machines Corporation Method for implementing SOI transistor source connections using buried dual rail distribution
AU2003220611A1 (en) * 2002-04-01 2003-10-20 The Trustees Of Columbia University In The City Of New York Method and system for providing a thin film
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
JP2006512749A (ja) 2002-08-19 2006-04-13 ザ トラスティーズ オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 種々の照射パターンを有するシングルショット半導体処理システム及び方法
TWI325157B (en) * 2002-08-19 2010-05-21 Univ Columbia Process and system for laser crystallization processing of film regions on a substrate to provide substantial uniformity, and a structure of such film regions
WO2004017382A2 (en) * 2002-08-19 2004-02-26 The Trustees Of Columbia University In The City Of New York Process and system for laser crystallization processing of film regions on a substrate to provide substantial uniformity within areas in such regions and edge areas thereof, and a structure of such film regions
AU2003272222A1 (en) 2002-08-19 2004-03-03 The Trustees Of Columbia University In The City Of New York Process and system for laser crystallization processing of film regions on a substrate to minimize edge areas, and structure of such film regions
WO2004075263A2 (en) 2003-02-19 2004-09-02 The Trustees Of Columbia University In The City Of New York System and process for processing a plurality of semiconductor thin films which are crystallized using sequential lateral solidification techniques
US7085153B2 (en) 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US6912150B2 (en) 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US20040228168A1 (en) 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7335934B2 (en) 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
US7318866B2 (en) 2003-09-16 2008-01-15 The Trustees Of Columbia University In The City Of New York Systems and methods for inducing crystallization of thin films using multiple optical paths
TWI359441B (en) 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
TWI351713B (en) 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
US7364952B2 (en) 2003-09-16 2008-04-29 The Trustees Of Columbia University In The City Of New York Systems and methods for processing thin films
WO2005029546A2 (en) 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
WO2005029550A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for producing crystalline thin films with a uniform crystalline orientation
WO2005029548A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York System and process for providing multiple beam sequential lateral solidification
TWI366859B (en) * 2003-09-16 2012-06-21 Univ Columbia System and method of enhancing the width of polycrystalline grains produced via sequential lateral solidification using a modified mask pattern
US7164152B2 (en) 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
US7311778B2 (en) 2003-09-19 2007-12-25 The Trustees Of Columbia University In The City Of New York Single scan irradiation for crystallization of thin films
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
CN1301548C (zh) * 2003-10-21 2007-02-21 上海宏力半导体制造有限公司 在半导体制程中避免多晶硅纵樑形成的半导体结构
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
US7251164B2 (en) 2004-11-10 2007-07-31 Innovative Silicon S.A. Circuitry for and method of improving statistical distribution of integrated circuits
US7645337B2 (en) 2004-11-18 2010-01-12 The Trustees Of Columbia University In The City Of New York Systems and methods for creating crystallographic-orientation controlled poly-silicon films
US7301838B2 (en) 2004-12-13 2007-11-27 Innovative Silicon S.A. Sense amplifier circuitry and architecture to write data into and/or read from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7072219B1 (en) * 2004-12-28 2006-07-04 Macronix International Co., Ltd. Method and apparatus for operating a non-volatile memory array
US8221544B2 (en) 2005-04-06 2012-07-17 The Trustees Of Columbia University In The City Of New York Line scan sequential lateral solidification of thin films
US7538389B2 (en) * 2005-06-08 2009-05-26 Micron Technology, Inc. Capacitorless DRAM on bulk silicon
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
TW200733240A (en) 2005-12-05 2007-09-01 Univ Columbia Systems and methods for processing a film, and thin films
US7683430B2 (en) 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7606098B2 (en) 2006-04-18 2009-10-20 Innovative Silicon Isi Sa Semiconductor memory array architecture with grouped memory cells, and method of controlling same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8194487B2 (en) 2007-09-17 2012-06-05 Micron Technology, Inc. Refreshing data of memory cells with electrically floating body transistors
WO2009039482A1 (en) 2007-09-21 2009-03-26 The Trustees Of Columbia University In The City Of New York Collections of laterally crystallized semiconductor islands for use in thin film transistors
TWI418037B (zh) 2007-09-25 2013-12-01 Univ Columbia 藉由改變形狀、大小或雷射光束在製造於橫向結晶化薄膜上之薄膜電晶體元件中產生高一致性的方法
US8012861B2 (en) 2007-11-21 2011-09-06 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
CN103354204A (zh) 2007-11-21 2013-10-16 纽约市哥伦比亚大学理事会 用于制备外延纹理厚膜的系统和方法
WO2009067688A1 (en) 2007-11-21 2009-05-28 The Trustees Of Columbia University In The City Of New York Systems and methods for preparing epitaxially textured polycrystalline films
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US8569155B2 (en) 2008-02-29 2013-10-29 The Trustees Of Columbia University In The City Of New York Flash lamp annealing crystallization for large area thin films
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
KR20110094022A (ko) 2008-11-14 2011-08-19 더 트러스티이스 오브 콜롬비아 유니버시티 인 더 시티 오브 뉴욕 박막 결정화를 위한 시스템 및 방법
US8213226B2 (en) 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8440581B2 (en) 2009-11-24 2013-05-14 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse sequential lateral solidification
US9087696B2 (en) 2009-11-03 2015-07-21 The Trustees Of Columbia University In The City Of New York Systems and methods for non-periodic pulse partial melt film processing
US9646831B2 (en) 2009-11-03 2017-05-09 The Trustees Of Columbia University In The City Of New York Advanced excimer laser annealing for thin films
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
WO2011115893A2 (en) 2010-03-15 2011-09-22 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
KR101181918B1 (ko) * 2010-11-09 2012-09-11 주식회사 세라젬 온열치료기용 상하운동 조절장치
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
KR20130044496A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 배선 상에 셀 패턴이 형성되는 반도체 메모리 소자 및 그 제조 방법
CN104733537B (zh) * 2013-12-24 2018-05-22 昆山国显光电有限公司 薄膜晶体管和制造方法及其有机发光二极管显示装置
US9831340B2 (en) * 2016-02-05 2017-11-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS602782B2 (ja) 1982-06-30 1985-01-23 富士通株式会社 半導体記憶装置
JPH06104410A (ja) 1991-10-31 1994-04-15 Sony Corp Ｓｏｉ構造の形成方法
JP3548984B2 (ja) * 1991-11-14 2004-08-04 富士通株式会社 半導体装置の製造方法
JPH0729992A (ja) 1993-07-13 1995-01-31 Sony Corp ダイナミックｒａｍのメモリセル構造およびその製造方法
US5716864A (en) * 1994-07-22 1998-02-10 Nkk Corporation Method of manufacturing a non-volatile semiconductor memory device with peripheral transistor
JP3802942B2 (ja) 1994-09-01 2006-08-02 株式会社ルネサステクノロジ 半導体装置、半導体記憶装置および半導体記憶装置の製造方法
KR0144906B1 (ko) * 1995-03-31 1998-07-01 김광호 불휘발성 메모리 소자 및 그 제조방법
JP3400891B2 (ja) * 1995-05-29 2003-04-28 三菱電機株式会社 半導体記憶装置およびその製造方法
US5707897A (en) 1996-05-16 1998-01-13 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile-memory cell for electrically programmable read only memory having a trench-like coupling capacitors
JP3075211B2 (ja) * 1996-07-30 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
KR19980057003A (ko) * 1996-12-30 1998-09-25 김영환 반도체 메모리 디바이스 및 그 제조방법
JPH1140765A (ja) * 1997-07-16 1999-02-12 Toshiba Corp 半導体記憶装置及びその製造方法
US5885871A (en) 1997-07-31 1999-03-23 Stmicrolelectronics, Inc. Method of making EEPROM cell structure
KR100290787B1 (ko) * 1998-12-26 2001-07-12 박종섭 반도체 메모리 소자의 제조방법

Also Published As

Publication number Publication date
US6429074B2 (en) 2002-08-06
JP3650807B2 (ja) 2005-05-25
US6320227B1 (en) 2001-11-20
US20020008253A1 (en) 2002-01-24
KR20000042676A (ko) 2000-07-15
JP2000196043A (ja) 2000-07-14

Similar Documents

Publication Publication Date Title
KR100290787B1 (ko) 반도체 메모리 소자의 제조방법
KR100189966B1 (ko) 소이 구조의 모스 트랜지스터 및 그 제조방법
US5939745A (en) Dynamic access memory using silicon-on-insulator
KR20000045305A (ko) 완전 공핍형 에스·오·아이 소자 및 그 제조방법
JP2000040797A (ja) 半導体素子を有する半導体構造体とその形成方法
JPH1074921A (ja) 半導体デバイスおよびその製造方法
US6614068B1 (en) SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same
US6410973B2 (en) Thin film SOI MOSFET
US5811852A (en) Memory cell structure fabricated with improved fabrication process by forming dielectric layer directly on an insulated surface of a substrate
US20090152613A1 (en) Semiconductor memory device having a floating body capacitor and method of manufacturing the same
KR960005249B1 (ko) 반도체 집적 소자의 디램(dram) 제조방법
US6294424B1 (en) Method for fabricating a semiconductor device
JP3932443B2 (ja) 半導体素子
KR100532942B1 (ko) 수직 구조형 트랜지스터를 갖는 반도체 메모리 소자 및 그의 제조방법
KR19980026661A (ko) 수직 방향의 채널을 갖는 모스트랜지스터와 그를 포함하는 반도체 메모리 셀 및 그 제조 방법
KR100532943B1 (ko) 반도체층의 두께 균일성을 향상시킬 수 있는 반도체 메모리 소자의 제조방법
KR100944357B1 (ko) 반도체소자 및 그 형성방법
KR100257758B1 (ko) 이중실리콘 기판 및 그를 사용한 반도체소자 제조방법
KR100955191B1 (ko) 반도체소자의 및 그 형성방법
KR100272655B1 (ko) 반도체 메모리 소자 및 그 제조방법
KR100286775B1 (ko) 에스오아이 소자의 제조방법
KR100248811B1 (ko) 반도체 소자 제조 방법
KR100265327B1 (ko) 몸체 부유 효과가 없는 에스오아이(soi) 소자 및 그 제조방법
JP2890716B2 (ja) 半導体装置の製法
KR0155884B1 (ko) 반도체 장치의 soi 캐패시터와 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120222

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee