KR100955191B1 - 반도체소자의 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자 및 그 형성방법에 관한 것으로, 셀부의 매트 영역에 위치한 상기 플로팅된 반도체기판 사이를 매립하는 소자분리막과, 상기 소자분리막의 일측 방향으로 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막을 포함하는 구성으로 SOI 기판의 수요 없이 플로팅 바디 구조를 제공함으로써 반도체소자의 특성을 향상시키고 반도체소자의 생산 단가를 절감할 수 있는 기술이다.
Description
본 발명은 플로팅 바디 트랜지스터를 갖는 반도체 소자 및 그 형성방법에 관한 것으로, 보다 상세하게는 셀 및 주변회로부의 매트 ( mat ) 부분만 SOI 구조로 형성한 반도체소자를 제공하는 기술에 관한 것이다.
반도체 소자의 고집적화, 고속화 및 저전력화가 진행됨에 따라, 벌크 실리콘(Bulk Silicon)으로 이루어진 기판을 대신하여 SOI(Silicon-On-Insulation) 기판을 이용한 반도체 소자가 주목되고 있다.
그것은 SOI(Silicon-On-Insulation) 기판에 형성된 소자가 벌크 실리콘으로 이루어진 기판에 형성된 소자와 비교해서 작은 접합 용량(Junction Capacitance)에 의한 고속화, 낮은 문턱 전압에 의한 저전압화 및 완전한 소자분리에 의한 래치-업(latch-up)의 제거 등의 장점들이 있기 때문이다.
도시되지 않았으나, 종래에 SOI 기판을 이용하여 플로팅 바디 트랜지스터를 형성하는 방법을 설명하면 다음과 같다.
먼저, 하부 실리콘 기판, 매몰 절연막(SiO2)(BOX 영역) 및 상부 실리콘 기판으로 이루어진 SOI 기판의 상부 실리콘 기판(SOI 영역) 상에 소자 사이의 분리를 위한 소자 분리막을 형성한 후 소자 분리막에 의해 정의되는 활성영역 상에 하드 마스크를 포함하는 게이트 전극을 형성한다.
다음에, 전면에 스페이서를 형성하기 위한 질화막을 형성한 후 그 표면에 산화물을 도포하여 층간 절연막(ILD)층을 형성한다.
다음에, 랜딩 플러그 콘택(LPC)이 형성될 영역의 층간 절연막층(17)을 식각하고 이어서 질화막을 에치백 하여 게이트 전극 사이의 실리콘이 노출되도록 게이트 전극의 측벽에 스페이서를 형성한다. 이때, 게이트 전극 사이에 노출된 실리콘의 표면도 소정 깊이 식각된다.
다음에, 게이트 전극 사이에 노출된 실리콘 기판의 표면에 소오스/드레인 영역을 형성하기 위하여 불순물(예컨대, N+)을 이온 주입한다.
이어서, 전체표면상에 랜딩 플러그 폴리를 도포한 후 이를 게이트 전극이 노출될 때까지 식각하여 평탄화한다.
이처럼 SOI 기판에서 구현되는 플로팅 바디 트랜지스터는 SOI 바디 부피에 비례하여 플로팅 바디 효과가 나타나기 때문에 리세스 게이트와 같은 구조를 적용하는 것은 셀 동작 마진 확보 측면에서 바람직하지 않다. 따라서, 점차 소형화 추세인 트랜지스터의 소오스와 드레인 접합 사이의 펀치스루 현상을 방지하는 것이 어렵다.
또한, SOI 기판에서 구현되는 플로팅 바디 트랜지스터를 셀 어레이 형태로 구성할 때는 소오스/드레인 접합 영역이 하부의 박스(BOX) 즉 매몰 절연막까지 닿도록 깊게 형성하여 셀과 셀 간을 절연시킨다. 그런데, 접합 영역을 하부의 박스 영역까지 확산시키게 되면 접합 영역이 하부로 확산되는 것 뿐만 아니라 수평 방향으로의 확산도 동반되어 소오스와 드레인 간에 펀치스루가 발생할 가능성이 더욱 높아지게 된다. 특히, 셀의 크기가 작아질수록 그러한 펀치스루 문제가 발생할 가능성이 높아진다.
이러한 문제를 해결하기 위해 종래에는 셀 크기가 작아짐에 따라 SOI 기판의 두께도 감소시키는 방법이 사용되고 있다.
그런데 SOI 기판의 두께를 감소시키기 되면, 플로팅 바디에 축적되는 홀 전하량의 감소 즉 플로팅 바디 효과의 감소를 초래하여 이를 이용하는 소자 동작 마진을 감소시키는 문제가 발생하게 된다.
본 발명은 셀 및 주변회로부의 매트 ( mat ) 영역에 플로팅 바디 구조를 포함하는 반도체소자를 제공하고, 그에 따른 반도체소자의 형성방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체소자는,
셀부의 매트 영역에 위치한 플로팅된 반도체기판 사이를 매립하는 소자분리막과,
상기 소자분리막의 일측 방향으로 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막을 포함하는 것과,
상기 플로팅된 반도체기판을 지지하며 타측 방향의 상기 소자분리막 사이에 상기 일측 방향으로 형성된 라인 타입의 지지층을 더 포함하는 것과, 상기 지지층은 상기 벌브형 매립 절연막을 타측 방향으로 연결한 것을 제1 특징으로 한다.
또한, 본 발명에 따른 반도체소자는,
셀부의 매트 영역에 행렬 형태로 배열된 바타입의 플로팅된 반도체기판과,
상기 플로팅된 반도체기판 사이를 매립하는 소자분리막과,
상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막과,
상기 바타입의 장축 방향 사이에 형성되어 상기 플로팅된 반도체기판을 지지하는 라인타입의 지지층을 포함하는 것과,
상기 지지층은 상기 바타입의 장축 방향으로 상기 벌브형 매립 절연막을 연결한 것을 제2 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 형성방법은,
반도체기판상에 행렬 형태로 배열된 바타입 ( bar type ) 의 소자분리영역을 정의하는 제1 패드절연막을 형성하는 공정과,
상기 제1 패드절연막을 마스크로 하여 제1 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부를 식각하여 벌브를 형성하는 공정과,
상기 벌브를 매립하는 매립 절연막을 형성하여 플로팅된 반도체기판을 제공하는 공정과,
상기 제1 패드절연막 사이를 매립하는 소자분리막을 형성하는 공정과,
상기 제1 패드절연막을 제거하고 상기 바타입의 장축 방향 사이에 위치하는 소자분리영역을 라인타입으로 노출시키는 제2 패드절연막을 형성하는 공정과,
상기 제2 패드절연막을 식각 마스크로 하여 상기 벌브를 노출시키는 제2 트렌치를 형성하는 공정과,
상기 제2 트렌치를 매립하는 지지층을 형성하는 공정을 포함하는 것과,
상기 제1 패드절연막은 패드산화막과 패드질화막의 적층구조로 형성하는 것과,
상기 제1 트렌치 및 벌브 표면에 열산화막을 더 형성하는 것과,
상기 매립 절연막은 전체표면상부에 산화막을 형성하고 상기 제1 패드절연막을 마스크로 하는 에치백 공정으로 형성하는 것과,
상기 플로팅된 반도체기판의 표면에 측벽 산화막 및 라이너 질화막의 적층구조를 형성하는 공정을 더 포함하는 것과,
상기 제2 패드절연막을 제거하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명은 셀부의 매트 ( mat ) 부분만 SOI 구조로 형성하여 SOI 소자의 특성을 구현함으로써 SOI 기판 수요 감소에 따른 생산단가를 감소시킬 수 있고 캐패시터가 없는 6F2 구조의 디램을 제공할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있으며, 여기에 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공된 것으로서, 명세서 전체에 걸쳐 동일하게 기술된 참조 번호들은 동일한 구성요소를 도시한다.
도 1 내지 도 14 는 본 발명에 반도체소자의 형성방법을 도시한 도면이다. 여기서, 도 1a 내지 도 14a 는 반도체소자의 형성방법에 따른 평면도를 도시한 것이고, 도 1b 내지 도 14b 는 하측에 도 1a 내지 도 14a 의 ⓧ-ⓧ 절단면을 따라 도시하고 상측에 ⓨ-ⓨ 절단면을 따라 도시한 것이다.
도 1 을 참조하면, 반도체기판(11) 상부에 제1 패드절연막인 패드산화막(13) 및 패드질화막(15)의 적층구조를 형성한다. 여기서, 패드산화막(13)은 40 - 60 Å 두께로 형성하고 패드질화막(15)은 400 - 600 Å 두께로 형성한다.
이때, 패드산화막(13) 및 패드질화막(15)은 소자분리용으로 사용되는 산화막 및 질화막으로 각각 형성한 것으로, 소자분리영역을 정의하도록 매트 영역의 활성영역에 형성한 것이다.
도 2 를 참조하면, 매트 ( mat ) 예정영역을 식각하여 제1 트렌치(17)를 형성한다.
이때, 제1 트렌치(17)는 제1 패드절연막(13,15)을 식각 마스크로 하여 600 - 800 Å 깊이의 섬형태 ( island type ) 로 형성한 것으로, 제1 트렌치(17)는 바타입 ( bar type ) 으로 일정간격 이격되어 배열된 행렬 형태로 정렬되도록 형성한 것이다.
도 3 을 참조하면, 제1 패드절연막(13,15)을 식각 마스크로 하여 제1 트렌치(17) 저부의 반도체기판(11)을 등방성 식각함으로써 제1 트렌치(17)의 저부에 벌브(19)를 형성하여 플로팅된 반도체기판(21)을 형성한다.
이때, 벌브(19)는 인접된 바타입의 제1 트렌치(17)가 연결된 형태로 형성된 다.
그러나, 인접한 4 개의 제1 트렌치(17) 사이에 위치하는 ⓐ 및 ⓑ 부분은 벌브가 형성되지 않아 반도체기판(11)이 기둥 형태로 남는다.
도 4 를 참조하면, 반도체기판(11)의 제1 트렌치(17) 및 벌브(19) 표면에 제1 절연막(23)을 형성한다.
이때, 제1 절연막(23)은 열산화막을 60 - 80 Å 두께로 형성한 것이다.
도 5 를 참조하면, 제1 트렌치(17) 및 벌브(19)를 매립하는 제2 절연막(25)을 형성하고, 벌브(19)를 매립하도록 에치백 한다.
여기서, 제2 절연막(25)은 산화막으로 형성하되, SOI 소자에 적용되는 매립 절연막과 동일한 역할을 한다. 제2 절연막(25)은 도 3 에 도시된 바와 같이 플로팅된 반도체기판(21)을 제공하는 역할을 한다.
도 6 을 참조하면, 패드질화막(15)의 표면에 제3 절연막(27)인 측벽 산화막을 형성한다.
여기서, 제3 절연막(27)은 측벽 산화 ( wall oxidation ) 공정으로 형성한 것이다.
도 7 을 참조하면, 전체표면상부에 제4 절연막(29)인 라이너 질화막을 일정두께 형성한다.
도 8 및 도 9 를 참조하면, 전체표면상부에 제5 절연막(31)인 소자분리막을 형성한다.
이때, 제5 절연막(31)은 전체표면상부를 평탄화시키도록 형성한 것으로, 전 체표면상부에 소자분리용 산화막을 증착하고 이를 평탄화 식각하여 형성한 것이다.
여기서, 평탄화 식각 공정은 제4 절연막(29)인 라이너 질화막을 식각장벽으로 하여 CMP 공정이나 에치백 공정으로 실시한 것이다.
도 10 을 참조하면, 도 9 의 공정에서 노출된 제4 절연막(29)인 라이너 질화막과 패드질화막(15)을 습식방법으로 제거한다.
여기서, 습식 방법은 인산용액을 이용하여 실시할 수 있다. 이때, 제5 절연막(31)인 갭필 산화막은 제4 절연막(29)인 라이너 질화막 제거 공정시 같이 제거되어 평탄화된 형태로 형성된다.
또한, 도 10 의 공정을 에치백이나 CMP 공정을 이용하여 실시할 수도 있다. 이때, 에치백이나 CMP 공정은 반도체기판(11)과 플로팅된 반도체기판(21)을 식각 장벽으로 하여 실시한다.
도 11 을 참조하면, 전체표면상부에 제2 패드절연막(33)을 형성한다.
이때, 제2 패드절연막(33)은 전체표면상부에 질화막을 증착하고, 이를 패터닝하여 매트 ( mat ) 영역의 제1 트렌치(17) 단축 방향을 모두 도포하며 장축 방향으로 인접된 제1 트렌치(17) 사이에서 이격된 패드 형태로 패터닝된 것이다.
여기서, 제2 패드절연막(33)은 제1 트렌치(17)의 단축방향으로 제1 트렌치(17) 사이의 플로팅된 반도체기판(21)을 노출시키는 라인 타입으로 형성된 것이다.
도 12 를 참조하면, 제2 패드절연막(33)을 마스크로 하여 벌브(19)의 저부를 노출시키도록 식각하여 라인 타입의 제2 트렌치(35)를 형성한다.
도 13 을 참조하면, 제2 트렌치(35)를 매립하는 제6 절연막(37)을 전체표면상부에 형성하고 이를 평탄화 식각하여 플로팅된 반도체기판(21)의 지지층을 형성한다.
이때, 제6 절연막(37)은 갭필 산화막으로 형성한 것이고, 평탄화 식각 공정은 증착 공정 후에 제2 패드절연막(33)을 식각 장벽으로 하여 에치백이나 CMP 공정으로 실시한 것이다.
도 14 를 참조하면, 제2 패드절연막(33)을 인산용액을 이용한 습식 공정으로 제거한다.
이때, 제2 패드절연막(33) 측면의 제6 절연막(37)은 습식 공정시 인산용액에 의하여 식각되므로, 비교적 평탄화 구조를 제공한다.
보다 평탄화된 구조를 제공하기 위하여 CMP 공정을 실시할 수도 있다.
도 15 는 도 14 의 후속 공정으로 완성한 반도체소자를 도시한 것으로, 상측은 평면도를 도시한 것이고 하측은 비트라인이 위치하는 부분을 절단한 단면도를 도시한 것이다.
도 15 를 참조하면, 도 14 의 후속 공정으로, 워드라인, 더미 워드라인, 소스 라인, 및 비트라인을 형성함으로써 SOI 기판의 수요 없이 6F2 구조의 플로팅 바디 구조를 제공하여 SOI 기판 수요에 따른 생산단가를 감소시킬 수 있고 캐패시터가 없는 6F2 구조의 디램을 제공할 수 있는 효과를 제공한다.
도 1 내지 도 14 는 본 발명에 따른 반도체소자 및 그 형성방법을 도시한 평면도 및 단면도.
도 15 는 도 14 의 후속 공정으로 완성한 반도체소자를 도시한 평면도 및 단면도.
Claims (11)
- 셀부의 매트 영역에 위치한 플로팅된 반도체기판 사이를 매립하는 소자분리막과,상기 소자분리막의 일측 방향으로 상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부에 형성된 벌브형의 매립 절연막과,상기 플로팅된 반도체기판을 지지하며 타측 방향의 상기 소자분리막 사이에 상기 일측 방향으로 형성된 라인 타입의 지지층을 포함하는 것을 특징으로 하는 반도체소자.
- 삭제
- 청구항 1 항에 있어서,상기 지지층은 상기 벌브형 매립 절연막을 상기 타측 방향으로 연결한 것을 특징으로 하는 반도체소자.
- 셀부의 매트 영역에 행렬 형태로 배열된 바타입의 플로팅된 반도체기판과,상기 플로팅된 반도체기판 사이를 매립하는 소자분리막과,상기 소자분리막의 저부 사이를 연결하여 상기 플로팅된 반도체기판의 저부 에 형성된 벌브형의 매립 절연막과,상기 바타입의 장축 방향 사이에 형성되어 상기 플로팅된 반도체기판을 지지하는 라인타입의 지지층을 포함하는 것을 특징으로 하는 반도체소자.
- 청구항 4 항에 있어서,상기 지지층은 상기 바타입의 장축 방향으로 상기 벌브형 매립 절연막을 연결한 것을 특징으로 하는 반도체소자.
- 반도체기판상에 행렬 형태로 배열된 바타입 ( bar type ) 의 소자분리영역을 정의하는 제1 패드절연막을 형성하는 공정과,상기 제1 패드절연막을 마스크로 하여 제1 트렌치를 형성하는 공정과,상기 제1 트렌치 저부를 식각하여 벌브를 형성하는 공정과,상기 벌브를 매립하는 매립 절연막을 형성하여 플로팅된 반도체기판을 제공하는 공정과,상기 제1 패드절연막 사이를 매립하는 소자분리막을 형성하는 공정과,상기 제1 패드절연막을 제거하고 상기 바타입의 장축 방향 사이에 위치하는 소자분리영역을 라인타입으로 노출시키는 제2 패드절연막을 형성하는 공정과,상기 제2 패드절연막을 식각 마스크로 하여 상기 벌브를 노출시키는 제2 트렌치를 형성하는 공정과,상기 제2 트렌치를 매립하는 지지층을 형성하는 공정을 포함하는 것을 특징 으로 하는 반도체소자의 형성방법.
- 청구항 6 항에 있어서,상기 제1 패드절연막은 패드산화막과 패드질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 청구항 6 항에 있어서,상기 제1 트렌치 및 벌브 표면에 열산화막을 더 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 청구항 6 항에 있어서,상기 매립 절연막은 전체표면상부에 산화막을 형성하고 상기 제1 패드절연막을 마스크로 하는 에치백 공정으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 청구항 6 항에 있어서,상기 플로팅된 반도체기판의 표면에 측벽 산화막 및 라이너 질화막의 적층구조를 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
- 청구항 6 항에 있어서,상기 제2 패드절연막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
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